特許

J-GLOBAL ID：200903036229190741

論理回路のレイアウト方法

発明者： 黒田 康明
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-253648
公開番号（公開出願番号）：特開平9-097842
出願日： 1995年09月29日
公開日（公表日）： 1997年04月08日
要約：

【要約】【課題】 原始レイアウトにおけるクリティカルパスの遅延時間を許容値に収束させるために、クリティカルパス以外の配線パスの遅延時間に影響を与えることなくクリティカルパス上にバッファを挿入すること。【解決手段】 原始レイアウト100から回路の未配置領域を抽出する手段100と、クリティカルパスに挿入するバッファを決定する手段105と、前記未配置領域に前記バッファを配置可能か判定する手段106と前記バッファを前記未配置領域に配置配線する手段107を有する。

請求項（抜粋）：

配置配線後のレイアウトデータから未配置領域の位置と大きさを抽出する未配置領域情報抽出手段と、前記未配置領域に隣接する配線セグメントと前記未配置領域間の接続点となる仮想ノードを前記配線セグメントに挿入する仮想ノード挿入手段と、前記配線セグメントの配線抵抗および配線容量からなる配線パラメータを抽出する配線パラメータ抽出手段と、前記配線パラメータと素子固有の遅延パラメータからパスの遅延時間を計算するパス遅延時間計算手段と、前記パス遅延時間からクリティカルパスを抽出するクリティカルパス抽出手段と、前記クリティカルパスの前記パス遅延時間を許容値に補正するために前記クリティカルパスを構成する前記配線セグメントの前記仮想ノードに挿入するバッファのサイズと位置を前記パス遅延時間と前記仮想ノードに接続する前記未配置領域のサイズと位置により決定するバッファ挿入手段と、前記バッファを前記仮想ノードに接続する前記未配置領域に配置配線するバッファ配置配線手段を有することを特徴とする論理回路のレイアウト方法。

IPC (2件)：

H01L 21/82 ,  G06F 17/50

FI (3件)：

H01L 21/82 W ,  G06F 15/60 656 D ,  G06F 15/60 658 U

引用特許：

審査官引用 (3件)

• 特開平4-167544
  
• 特開平4-235683
  
• 消費電力低減方法
  公報種別：公開公報   出願番号：特願平4-060847   出願人：日本電気アイシーマイコンシステム株式会社