特許
J-GLOBAL ID：200903036236734170
強誘電体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平7-294443
公開番号（公開出願番号）：特開平9-139089
出願日： 1995年11月13日
公開日（公表日）： 1997年05月27日
要約：
【要約】【課題】消費電力を低減でき、動作速度の高速化を図れる強誘電体記憶装置を実現する。【解決手段】読み出し動作時に、ビット線BL1,BL2の電位、特に、リファレンスセルが接続される側のビット線BLの電位を電源電圧VCCからトランスミッションゲートTMGのNMOSトランジスタNTのしきい値電圧Vthn 分だけ降下させたVdに保持させて、リファレンスセルへの「0」データ書き込みを行う。これにより、消費電力を低減でき、読み出し動作速度の高速化を図れる。
請求項（抜粋）：
第1および第2のビット線のいずれか一方に接続されたスイッチングトランジスタと、第1および第2の電極および両電極間に配置された強誘電体を有し、当該スイッチングトランジスタに第1の電極が接続され、両電極への印加電圧に応じた強誘電体の分極の方向によって2値データを記憶する強誘電体キャパシタとからなるメモリセルと、当該メモリセルと同一構成を有し、スイッチングトランジスタがメモリセルが接続されたビット線と異なるビット線に接続されたリファレンスセルとを備え、メモリセルおよびリファレンスセルのスイッチングトランジスタが導通状態にあるときに両ビット線間の電位差を検出してデータの読み出しを行う強誘電体記憶装置であって、読み出し動作時に、少なくともリファレンスセルが接続されたビット線振幅を動作電圧に応じた最大振幅より小さくなるように抑制するビット線振幅調整手段を有する強誘電体記憶装置。
IPC (2件)：
FI (2件)：
G11C 11/34 352 A
, G11C 11/22
