特許
J-GLOBAL ID：200903036261537907
半導体記憶装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
古谷 栄男 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-346267
公開番号（公開出願番号）：特開平6-196663
出願日： 1992年12月25日
公開日（公表日）： 1994年07月15日
要約：
【要約】【目的】 消費電力が小さく、かつ信頼性を向上させたFACE構造の半導体記憶装置を提供する。【構成】 選択セルについては、ワードラインに印加された15Vによりチャネル領域17はオン状態となる。ドレイン3には0Vが印加されているので、チャネル領域17には0Vが転送され、F-Nトンネリングにより書き込み状態となる。選択ゲート電極22は、チャネル領域16を非導通状態とし、非選択セルのドレインに印加されている書き込み禁止電圧7Vが、選択セルのチャネル領域17に転送されることを防止する。【効果】 F-N電流で書き込みを行なう為、電子の注入効率が高く、トンネル酸化膜の劣化もない。
請求項（抜粋）：
A)a1)〜a10)を備え、マトリックス状に配置された単一メモリセル、a1)第1領域、a2)第1領域に隣接して順次形成された第1,第2の電路形成可能領域、a3)第2の電路形成可能領域に隣接して形成された第2領域、a4)第1の電路形成可能領域の上方に設けられた第1の絶縁膜、a5)第2の電路形成可能領域の上方に設けられた第2の絶縁膜、a6)第1の絶縁膜の上方に設けられた第1制御電極、a7)第2の絶縁膜を介して第2の電路形成可能領域上に、第1制御電極の側壁と非接触状態で設けられた側壁型の浮遊型電極、a8)前記浮遊型電極の上方に設けられた第3の絶縁膜、a9)第3の絶縁膜を介して前記浮遊型電極の上方に設けられており、第1制御電極に直接または間接に電圧を誘起する第2制御電極、B)同一行に配置された単一メモリセルの第2制御電極は、電気的に接続されることにより、第2制御電極ラインを形成しており、C)同一列に配置された単一メモリセルの第1領域は電気的に接続されることにより、第1領域ラインを形成しており、D)同一列に配置された単一メモリセルの第2領域は電気的に接続されることにより、第2領域ラインを形成しており、E)隣接する列に配置された単一メモリセルの第1領域ラインと第2領域ラインを領域ラインとして共用するとともに、F)同一列に配置された単一メモリセルの第1制御電極は、電気的に接続されることにより第1制御電極ラインを形成していること、を特徴とする半導体記憶装置。
IPC (5件)：
H01L 27/115
, G11C 16/02
, G11C 16/04
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, G11C 17/00 307 D
, H01L 29/78 371
