特許
J-GLOBAL ID：200903036268166963
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平8-330515
公開番号（公開出願番号）：特開平10-173067
出願日： 1996年12月11日
公開日（公表日）： 1998年06月26日
要約：
【要約】【課題】 ゲート長を短縮しながら、相互コンダクタンスを向上し、しきい値電圧を低減し、短チャネル効果を抑制できるCMOSFETと、簡略化されたその製造方法を提供する。【解決手段】 シリコン基板1上に形成したCMOSFETにおいて、ゲート多結晶シリコン膜6の粒径をゲート長より小さくすることにより、多結晶シリコン膜中の拡散係数をシリコン基板中より大きくし、高濃度に燐を含んだシリコン酸化膜7をマスクにボロンの気相拡散を行うことにより、少ない工程数で、高濃度p型多結晶シリコンゲート電極8、浅いp型ソース及びドレイン拡散層9、高濃度n型多結晶シリコンゲート電極10、浅いn型ソース及びドレイン拡散層11を一度に形成する。
請求項（抜粋）：
シリコン基板主面に設けたゲート絶縁膜と、多結晶シリコン膜を含むゲート電極と、ドレイン電極と、ソース電極を有する半導体装置であって、前記多結晶シリコン膜の粒径が、前記ドレイン電極からソース電極方向のゲート電極の長さよりも小さいことを特徴とする半導体装置。
IPC (2件)：
H01L 21/8238
, H01L 27/092
