特許

J-GLOBAL ID：200903036277151944

薄膜トランジスタの製造方法、薄膜トランジスタ、表示装置、並びに電子機器

発明者： 佐藤 尚
出願人/特許権者： セイコーエプソン株式会社
代理人 (3件)： 渡邊 隆 ,  志賀 正武 ,  実広 信哉
公報種別：公開公報
出願番号（国際出願番号）：特願2003-065095
公開番号（公開出願番号）：特開2004-273922
出願日： 2003年03月11日
公開日（公表日）： 2004年09月30日
要約：

【課題】レジストによる半導体膜の汚染を抑制すると共に、良好な絶縁性が得られた薄膜トランジスタの製造方法と、当該製造方法によって得られた薄膜トランジスタと、当該薄膜トランジスタを備えた表示装置と、当該表示装置を備えた電子機器を提供すること。【解決手段】チャネル領域1a’を有する半導体層1と、チャネル領域1a’にゲート絶縁膜2を介して対向配置されたゲート電極3aとを備えた薄膜トランジスタの製造方法であって、基板10上に半導体層1を形成する工程と、半導体層1上に保護膜を形成する工程と、保護膜上に半導体層1のパターニングで用いるレジストを塗布する工程とを具備することを特徴とする。【選択図】 図5

請求項（抜粋）：

チャネル領域を有する半導体層と、前記チャネル領域にゲート絶縁膜を介して対向配置されたゲート電極とを備えた薄膜トランジスタの製造方法であって、 基板上に前記半導体層を形成する工程と、 前記半導体層上に保護膜を形成する工程と、 前記保護膜上に前記半導体層のパターニングで用いるレジストを塗布する工程とを具備することを特徴とする薄膜トランジスタの製造方法。

IPC (3件)：

H01L29/786 ,  G02F1/1368 ,  H01L21/336

FI (3件)：

H01L29/78 617U ,  G02F1/1368 ,  H01L29/78 617V

Fターム (80件)：

2H092JA25 ,  2H092JA40 ,  2H092JA44 ,  2H092JA46 ,  2H092JB54 ,  2H092JB57 ,  2H092JB58 ,  2H092JB66 ,  2H092KA03 ,  2H092KA04 ,  2H092KB22 ,  2H092KB24 ,  2H092KB25 ,  2H092MA07 ,  2H092MA15 ,  2H092MA18 ,  2H092MA25 ,  2H092MA27 ,  5F110AA08 ,  5F110AA14 ,  5F110BB02 ,  5F110BB04 ,  5F110CC02 ,  5F110DD02 ,  5F110DD03 ,  5F110DD12 ,  5F110DD13 ,  5F110DD14 ,  5F110DD25 ,  5F110EE02 ,  5F110EE04 ,  5F110EE05 ,  5F110EE06 ,  5F110EE09 ,  5F110EE14 ,  5F110EE28 ,  5F110EE43 ,  5F110EE44 ,  5F110EE45 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF09 ,  5F110FF23 ,  5F110FF27 ,  5F110FF29 ,  5F110FF32 ,  5F110FF36 ,  5F110GG02 ,  5F110GG12 ,  5F110GG13 ,  5F110GG15 ,  5F110GG25 ,  5F110GG32 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ12 ,  5F110HL03 ,  5F110HM14 ,  5F110HM15 ,  5F110NN03 ,  5F110NN04 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN25 ,  5F110NN26 ,  5F110NN40 ,  5F110NN44 ,  5F110NN46 ,  5F110NN53 ,  5F110NN54 ,  5F110NN55 ,  5F110NN62 ,  5F110NN66 ,  5F110NN72 ,  5F110NN73 ,  5F110QQ11 ,  5F110QQ17 ,  5F110QQ19