特許

J-GLOBAL ID：200903036280847011

タイミング制御回路及びこれを用いた半導体記憶装置

発明者： 平林 修
出願人/特許権者： 株式会社東芝
代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平10-352781
公開番号（公開出願番号）：特開2000-182376
出願日： 1998年12月11日
公開日（公表日）： 2000年06月30日
要約：

【要約】【課題】 面積増大を最小限に抑えながら、正確なタイミングでクロックに同期したタイミング信号を発生するタイミング制御回路を提供する。【解決手段】 パルス発生回路22は、クロックCLKintに同期してパルスCKPを発生し、これが遅延回路23により時間Aだけ遅延されて遅延素子チェーン24に入力される。遅延素子チェーン24は、遅延時間が順次大きくなる複数の遅延素子が直列接続されている。遅延素子チェーン24の各段出力は転送ゲート26によりパルスCKPに同期して並列に取り出され、遅延素子チェーン25の各段遅延素子に入力される。遅延素子チェーン25は、遅延素子チェーン24の各段遅延素子に対応して配置された入出力を反転させた遅延素子により構成されている。遅延素子チェーン25の最終段出力は遅延回路27により時間Bだけ遅延されて、タイミング信号CONTiとなる。

請求項（抜粋）：

クロックに同期して所定パルス幅の基準パルスを発生させるパルス発生回路と、このパルス発生回路から発生される基準パルスをそのパルス幅より大きく前記クロックの周期から基準パルスのパルス幅を引いた時間より小さい時間Aだけ遅延させる第1の遅延回路と、この第1の遅延回路の出力パルスを遅延伝搬させるための、伝搬方向に遅延時間が順次大きくなるように設定された複数の遅延素子が直列接続された第1の遅延素子チェーンと、この第1の遅延素子チェーンの各段の遅延素子にそれぞれ対応し且つ入出力方向が逆となるように配置されて出力パルスの伝搬方向に遅延時間が順次小さくなるように設定された複数の遅延素子が直列接続された第2の遅延素子チェーンと、前記第1の遅延素子チェーンの各段の遅延素子の出力を前記基準パルスに同期して並列に取り出して前記第2の遅延素子チェーンの各段の入力に転送する転送ゲートと、前記第2の遅延素子チェーンの最終段出力を時間Aよりも短い時間Bだけ遅延させることにより、前記クロックのエッジからA-Bだけ早いタイミングのエッジを持つタイミング信号を発生する第2の遅延回路と、を備えたことを特徴とするタイミング制御回路。

IPC (3件)：

G11C 11/413 ,  G06F 1/10 ,  G11C 11/407

FI (4件)：

G11C 11/34 J ,  G06F 1/04 330 A ,  G11C 11/34 354 C ,  G11C 11/34 362 S

Fターム (11件)：

5B015HH01 ,  5B015HH03 ,  5B015JJ24 ,  5B015KB84 ,  5B015NN03 ,  5B024AA04 ,  5B024AA15 ,  5B024BA21 ,  5B024CA11 ,  5B079CC02 ,  5B079DD08