特許

J-GLOBAL ID：200903036292173768

半導体記憶装置

発明者： 西山 雅彦 ,  光本 欽哉
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願2001-357936
公開番号（公開出願番号）：特開2003-157676
出願日： 2001年11月22日
公開日（公表日）： 2003年05月30日
要約：

【要約】【課題】 読出しアドレスのうちメモリセルアレイのウェイを選択する下位ビットが遅れて入力されるレイトセレクト方式を採用した半導体記憶装置において、アクセス速度のさらなる向上を図ることにある。【解決手段】 複数のウェイから読出された複数の読出しデータと、レイトセレクト方式のためにWDレジスタ41に保持されている書込みデータとの何れかをそれぞれ選択する複数のデータセレクタ31,32と、これらデータセレクタ31,32の複数の出力のうちリードサイクル時に入力されたウェイ選択信号SASにより指定されるウェイのデータを選択して出力側に通過させるウェイセレクタ35とを設け、リードサイクル時に入力された読出しアドレスSAとWAレジスタ13に保持されている書込みアドレスの対応ビットとが一致する場合に、WAレジスタ13の書込みアドレスSAにより指定されるウェイ側のデータセレクタに、保持されていた書込みデータ側を選択させる信号を生成する論理回路30とを備えている。

請求項（抜粋）：

複数のウェイを有し、アドレス指定が複数のウェイで共通になされ読出しデータが各ウェイからそれぞれ出力されるように構成された複数ウェイ方式のメモリセルアレイと、任意のライトサイクルで入力された書込みアドレスと書込みデータを、次のライトサイクルまで保持するライトアドレスラッチおよびライトデータラッチと、上記次のライトサイクルにおいて上記ライトデータラッチに保持された書込みデータを上記ライトアドレスラッチに保持された書込みアドレスのメモリセルに書き込む書込み回路と、読出しアドレスのうち上記複数のウェイのメモリセルを共通に指定するアドレスビットに基づき複数のウェイから指定アドレスの読出しデータをそれぞれ読み出す読出し回路と、任意のリードサイクルで入力された読出しアドレスのうち複数のウェイの何れかを指定するウェイ選択ビットに基づき上記複数のウェイからそれぞれ読み出された読出しデータのうち指定されたウェイの読出しデータを選択して通過させるウェイセレクタと、上記複数のウェイにそれぞれ対応して設けられ、対応する1つのウェイから読み出された読出しデータに代えて上記ライトデータラッチに保持されている書込みデータを上記ウェイセレクタ側に通過させることが可能な複数のデータセレクタと、上記アドレスビットと、上記ライトアドレスラッチに保持されている書込みアドレスの対応ビットとを比較するアドレス比較器と、該アドレス比較器による比較結果が一致の場合、上記複数のデータセレクタのうち上記ライトアドレスラッチに保持されている書込みアドレスにより指定されるウェイに対応したデータセレクタに、上記保持されている書込みデータの方を選択させる選択信号を出力する論理回路と、を備えていることを特徴とする半導体記憶装置。

IPC (5件)：

G11C 11/41 ,  G06F 12/00 560 ,  G06F 12/06 523 ,  G11C 11/413 ,  G11C 11/417

FI (5件)：

G06F 12/00 560 E ,  G06F 12/06 523 A ,  G11C 11/34 301 D ,  G11C 11/34 J ,  G11C 11/34 305

Fターム (12件)：

5B015HH01 ,  5B015HH03 ,  5B015JJ21 ,  5B015KB09 ,  5B015KB43 ,  5B015KB52 ,  5B015KB84 ,  5B015KB89 ,  5B015MM10 ,  5B015NN03 ,  5B060CA12 ,  5B060CB08