特許

J-GLOBAL ID：200903036310234710

カバレッジメモリ

発明者： 吉田 隆義 ,  小山 法孝
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平8-120001
公開番号（公開出願番号）：特開平9-305444
出願日： 1996年05月15日
公開日（公表日）： 1997年11月28日
要約：

【要約】【課題】 簡単な回路構成でメモリに対するread、writeのアクセス状態を同時に収集できるようにすること。【解決手段】 本発明は、内部アドレスに対応して、マイクロプロセッサシステム2のCPUから出されるアドレスバスのアドレス指定でメモリへのアクセス状態を記録するカバレッジメモリ1であり、マイクロプロセッサシステム2のアドレスバスA15〜A0 のうちのmビット部分(A7 〜A0 )が内部アドレスのmビット部分(A’7 〜A’0 )に対応して接続され、CPUがメモリに対する読み出し、書き込みを指示するn本の制御信号(write、read)が内部アドレスのmビット部分以外のnビット部分(A’9 、A’8 )に対応して接続されているものである。

請求項（抜粋）：

内部アドレスに対応して、マイクロプロセッサから出されるアドレスバスのアドレス指定でメモリへのアクセス状態を記録するカバレッジメモリにおいて、前記アドレスバスの複数本のビットのうちmビット部分が前記内部アドレスのmビット部分に対応して接続され、前記マイクロプロセッサの前記メモリに対する読み出し、書き込みを指示するn本の制御信号が前記内部アドレスのmビット部分以外のnビット部分に対応して接続されていることを特徴とするカバレッジメモリ。

IPC (2件)：

G06F 11/34 ,  G06F 11/30 320

FI (2件)：

G06F 11/34 D ,  G06F 11/30 320 C