特許
J-GLOBAL ID:200903036310680869
半導体装置の製造方法
発明者:
,
出願人/特許権者:
代理人 (1件):
竹村 壽
公報種別:公開公報
出願番号(国際出願番号):特願2003-067621
公開番号(公開出願番号):特開2004-281494
出願日: 2003年03月13日
公開日(公表日): 2004年10月07日
要約:
【課題】シリコン半導体基板表面と高誘電率材料であるメタルとシリコンとを含む酸窒化膜との間に酸化もしくは酸窒化膜を介在させる構造を界面準位密度増加の抑制と固定電荷発生の抑制とを両立するように形成する。【解決手段】シリコン半導体基板の不必要な窒化を抑制するためには、高誘電率材料の膜とシリコン基板の界面に1nm以下のシリコン酸化膜又は酸窒化膜を形成しておくのが有効であるが、その界面層と高誘電率材料の膜との界面に電荷が発生し、この電荷により移動度の改善が実現できない。シリコン半導体基板1表面にメタル元素とシリコン元素とを含む高誘電率材料の膜2を堆積した後に、高誘電率材料の膜越しに界面酸化3を行い、その後高誘電率材料の膜を窒化4する。高誘電率材料の膜越しの界面酸化により界面準位密度増加の抑制と固定電荷発生の抑制を両立しながら高誘電率材料の膜の窒化が可能となる。【選択図】 図1
請求項(抜粋):
半導体基板上にメタル元素及びシリコン元素を含む膜を形成する工程と、
前記半導体基板を酸化剤を含む雰囲気に曝すことにより、前記半導体基板と前記メタル元素及びシリコン元素を含む膜の界面にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を形成してから、前記メタル元素及びシリコン元素を含む膜を窒化する工程とを具備したことを特徴とする半導体装置の製造方法。
IPC (5件):
H01L29/78
, C23C16/42
, H01L21/318
, H01L29/423
, H01L29/49
FI (4件):
H01L29/78 301G
, C23C16/42
, H01L21/318 M
, H01L29/58 G
Fターム (91件):
4K030AA06
, 4K030AA11
, 4K030BA01
, 4K030BA02
, 4K030BA10
, 4K030BA22
, 4K030BA48
, 4K030CA04
, 4K030CA12
, 4K030DA09
, 4M104AA01
, 4M104BB01
, 4M104BB02
, 4M104BB04
, 4M104BB20
, 4M104BB21
, 4M104BB36
, 4M104CC01
, 4M104CC05
, 4M104DD04
, 4M104DD08
, 4M104DD09
, 4M104DD19
, 4M104DD26
, 4M104DD43
, 4M104DD55
, 4M104DD64
, 4M104DD65
, 4M104DD78
, 4M104DD84
, 4M104EE03
, 4M104EE14
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104HH14
, 5F058BA01
, 5F058BA20
, 5F058BD04
, 5F058BD10
, 5F058BD12
, 5F058BF60
, 5F058BF62
, 5F058BF63
, 5F058BF64
, 5F058BF73
, 5F058BJ01
, 5F140AA00
, 5F140AA05
, 5F140AA06
, 5F140AA24
, 5F140AA39
, 5F140BA01
, 5F140BC06
, 5F140BD01
, 5F140BD04
, 5F140BD05
, 5F140BD13
, 5F140BD17
, 5F140BE07
, 5F140BE08
, 5F140BE10
, 5F140BE13
, 5F140BE17
, 5F140BF01
, 5F140BF04
, 5F140BF11
, 5F140BF18
, 5F140BG08
, 5F140BG12
, 5F140BG28
, 5F140BG32
, 5F140BG34
, 5F140BG37
, 5F140BG52
, 5F140BG53
, 5F140BH15
, 5F140BJ01
, 5F140BJ08
, 5F140BK02
, 5F140BK13
, 5F140BK21
, 5F140BK29
, 5F140BK34
, 5F140CA03
, 5F140CB04
, 5F140CC02
, 5F140CC07
, 5F140CC12
, 5F140CF04
, 5F140CF07
引用特許:
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