特許

J-GLOBAL ID：200903036397706346

半導体記憶装置

発明者： 阿部 和秀 ,  小松 周一 ,  川久保 隆
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-032170
公開番号（公開出願番号）：特開平9-289297
出願日： 1997年02月17日
公開日（公表日）： 1997年11月04日
要約：

【要約】【課題】 ペロブスカイト型酸化物をキャパシタ誘電体として用いた構造で、1ビット当たりのメモリセルの面積を小さくすることができ、かつ下部電極に接してバリア層や接着層を設ける必要をなくす。【解決手段】 Si基板11上に、トランジスタとキャパシタから構成されるメモリセルを、マトリクス状に配列したメモリセルアレイを有するFRAMにおいて、基板11上にMgO絶縁膜からなるエピタキシャル領域21をアレイの列方向に連続的に形成し、このエピタキシャル領域上にエピタキシャル成長したPtの下部電極22,エピタキシャル成長したぺロブスカイト型構造のBaTiO3膜23,及びPtの上部電極24からなるキャパシタを形成してなり、下部電極22が複数のキャパシタのプレート電極を兼ねる。

請求項（抜粋）：

半導体基板上に、トランジスタとキャパシタから構成されるメモリセルを、マトリクス状に配列したメモリセルアレイを有する半導体記憶装置において、前記基板上にエピタキシャル領域が前記アレイの行方向或いは列方向に連続的に形成され、このエピタキシャル領域上にエピタキシャル成長した下部電極,エピタキシャル成長したぺロブスカイト型構造の誘電体膜,及び上部電極からなるキャパシタが形成されてなり、前記下部電極が複数のキャパシタのプレート電極を兼ねることを特徴とする半導体記憶装置。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/22 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 27/10 651 ,  G11C 11/22 ,  H01L 27/04 C