特許

J-GLOBAL ID：200903036417145656

STMペイロード・アドレス発生回路

発明者： 内田 克人 ,  川崎 渡 ,  折戸 剛
出願人/特許権者： 富士通株式会社
代理人 (1件)： 青木 朗 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-265098
公開番号（公開出願番号）：特開平6-120920
出願日： 1992年10月02日
公開日（公表日）： 1994年04月28日
要約：

【要約】【目的】 本発明はSTMペイロード・アドレス発生回路に関し、回路規模の削減を図り、その結果、消費電力を低減させることを目的とする。【構成】 STMフレーム・パルスFPを入力しSTMフォーマット内のペイロード部分のアドレスをカウントするペイロード・カウンタ12と、ペイロード部分の1行毎のアドレスのカウントアップ値をデコードする第1のデコーダ13と、第1のデコーダのデコード出力を受け、セクション・オーバーヘッドSOH部分のアドレスをカウントするSOHカウンタ14と、SOHカウンタの4進のカウントアップ値をデコードし、ペイロード・カウンタにデコード出力する第2のデコーダ15と、第2のデコーダの出力を受け、SOHカウンタのカウント動作を停止させる第2のインバータ16とにより構成される。

請求項（抜粋）：

STMペイロード・アドレス発生回路において、STMフレーム・パルス(FP)を入力しSTMフォーマット内のペイロード部分のアドレスをカウントするペイロード・カウンタ(12)と、該ペイロード部分の1行毎のアドレスのカウントアップ値をデコードする第1のデコーダ(13)と、該第1のデコーダのデコード出力を受け、セクション・オーバーヘッド(SOH)部分のアドレスをカウントするSOHカウンタ(14)と、該SOHカウンタの4進のカウントアップ値をデコードし、該ペイロード・カウンタにデコード出力する第2のデコーダ(15)と、該第2のデコーダの出力を受け、該SOHカウンタのカウント動作を停止させる第2のインバータ(16)とを備え、STMフォーマットの先頭パルス(FP)を基準にして該ペイロード・カウンタと該SOHカウンタのカウント動作を同期させ、かつ各カウンタを動作/停止させる切換をSOHデコーダのカウントアップ値で行うことにより、ペイロード・アドレス(P-ADD)を発生させるようにしたことを特徴とするSTMペイロード・アドレス発生回路。