特許

J-GLOBAL ID：200903036426941309

出力回路

発明者： 坪井 俊秀
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-235766
公開番号（公開出願番号）：特開平6-085648
出願日： 1992年09月03日
公開日（公表日）： 1994年03月25日
要約：

【要約】【目的】 電源電圧の立上がり時における、出力端子の誤出力を排除するCMOS構造の出力回路を提供する。【構成】 本発明の出力回路は、CMOS構造の半導体集積回路において、内部回路6に対応して、PMOSトランジスタ1と、PMOSトランジスタ3およびNMOSトランジスタ4より成る出力バッファ制御部2と、出力バッファを形成するNMOSトランジスタ5とを備えて構成される。PMOSトランジスタ3およびNMOSトンランジスタ4のしきい値電圧VTNおよびVTPは、その値の何れが大きいかにより動作が異なるが、VTNがVTPより大きい場合と、VTNがVTPより小さい場合との二つの場合において、PMOSトランジスタ1の付加により、電源電圧の立上がり時において、内部回路6が安定に動作することのできる電圧に到達するまでの間において、出力端子51に対して、電圧上昇に伴なう誤動作により接地電位が出力されるような事態の発生を未然に防止することができる。

請求項（抜粋）：

CMOS構造の半導体集積回路において、ソースが高電位電源に接続され、ゲートとドレインが連結される第1のPMOSトランジスタと、ソースが前記第1のPMOSトランジスタのゲートならびにドレインに接続され、ゲートが所定の内部回路に接続される第2のPMOSトランジスタと、ドレインが前記第2のPMOSトランジスタのドレインに接続され、ゲートが前記第2のPMOSトランジスタのゲートに接続されて、ソースが低電位電源に接続される第1のNMOSトランジスタと、ドレインが所定の出力端子に接続され、ゲートが前記第2のPMOSトランジスタのドレインに接続されて、ソースが前記低電位電源に接続される第2のNMOSトランジスタと、を備え、前記第2のPMOSトランジスタと、前記第1のNMOSトランジスタとにより、出力バッファ制御部を形成することを特徴とする出力回路。

IPC (3件)：

H03K 19/0175 ,  H03K 17/687 ,  H03K 19/0948

FI (3件)：

H03K 19/00 101 F ,  H03K 17/687 A ,  H03K 19/094 B

引用特許：

審査官引用 (1件)

• 特開平4-192921