特許

J-GLOBAL ID：200903036564798320

半導体記憶装置

発明者： 末岡 厚志
出願人/特許権者： 株式会社東芝
代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-231166
公開番号（公開出願番号）：特開2006-049708
出願日： 2004年08月06日
公開日（公表日）： 2006年02月16日
要約：

【課題】プレート電位を供給するための配線の抵抗を低減する。【解決手段】半導体記憶装置は、複数のメモリセルがマトリックス状に配置され、前記各メモリセルはメモリセルトランジスタとメモリセルキャパシタとを有し、前記メモリセルキャパシタは第1電極と第2電極とを有する第1メモリセルアレイと、前記メモリセルトランジスタを介して前記第1電極に接続された複数のビット線と、前記メモリセルトランジスタのゲート電極に接続された複数のワード線と、前記第2電極に所定電位を供給するプレート電位発生回路1とを含む。前記プレート電位発生回路1は、前記ワード線の延伸方向である第1方向において前記第1メモリセルアレイ両側に配置されたメモリセルから略同じ距離にある第1線上に配置される。【選択図】 図1

請求項（抜粋）：

複数のメモリセルがマトリックス状に配置され、前記各メモリセルはメモリセルトランジスタとメモリセルキャパシタとを有し、前記メモリセルキャパシタは第1電極と第2電極とを有する第1メモリセルアレイと、 前記メモリセルトランジスタを介して前記第1電極に接続された複数のビット線と、 前記メモリセルトランジスタのゲート電極に接続された複数のワード線と、 前記第2電極に所定電位を供給するプレート電位発生回路と を具備し、 前記プレート電位発生回路は、前記ワード線の延伸方向である第1方向において前記第1メモリセルアレイ両側に配置されたメモリセルから略同じ距離にある第1線上に配置されることを特徴とする半導体記憶装置。

IPC (3件)：

H01L 21/824 ,  H01L 27/108 ,  G11C 11/401

FI (2件)：

H01L27/10 681C ,  G11C11/34 371K

Fターム (19件)：

5F083AD00 ,  5F083GA12 ,  5F083KA16 ,  5F083KA19 ,  5F083LA03 ,  5F083LA09 ,  5F083LA14 ,  5F083LA16 ,  5F083LA18 ,  5F083LA19 ,  5M024AA24 ,  5M024BB29 ,  5M024HH09 ,  5M024LL03 ,  5M024PP01 ,  5M024PP02 ,  5M024PP03 ,  5M024PP04 ,  5M024PP05

引用特許：

出願人引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平7-055471   出願人：東芝マイクロエレクトロニクス株式会社, 株式会社東芝

審査官引用 (3件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平10-007824   出願人：三菱電機株式会社
• ダイナミック型RAM
  公報種別：公開公報   出願番号：特願平9-251385   出願人：株式会社日立製作所
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平8-321546   出願人：三菱電機株式会社