特許

J-GLOBAL ID：200903036565875779

半導体集積回路装置の製造方法および半導体集積回路装置

発明者： 井口 英里
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平10-301958
公開番号（公開出願番号）：特開2000-133783
出願日： 1998年10月23日
公開日（公表日）： 2000年05月12日
要約：

【要約】【課題】 レジストマスクを用いたドライエッチングでIr系の導電膜、特にIrO2 膜をパターニングする際、蒸気圧の低い反応生成物をパターンの側面に残さず、しかも高い寸法精度で微細なパターンを形成できるようにする。【解決手段】 レジストマスク56を用いたドライエッチングでIrO2 膜55をパターニングする際、塩素ガスを主成分とし、酸素を添加ガスとして含むエッチングガスを使用することにより、IrO2 膜55の対レジスト選択比を低下させ、レジストマスク56の側壁を後退させることによって、パターンの側壁に付着する側壁付着膜57を除去する。

請求項（抜粋）：

以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;パターニングされたフォトレジスト膜が形成された半導体ウエハの第1の主面上のIrまたはIrO2 を主要な構成要素とする第1の膜に対して、塩素ガスをエッチングガスの主成分として含み、かつ酸素を添加ガスとして含むガス雰囲気中で、ドライエッチング処理を施す工程。

IPC (9件)：

H01L 27/10 451 ,  H01L 21/3065 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (6件)：

H01L 27/10 451 ,  H01L 21/302 N ,  H01L 27/04 C ,  H01L 27/10 621 B ,  H01L 27/10 651 ,  H01L 29/78 371

Fターム (62件)：

5F001AA17 ,  5F001AD12 ,  5F001AD33 ,  5F001AD62 ,  5F001AD70 ,  5F001AE08 ,  5F001AE20 ,  5F001AG10 ,  5F004BA08 ,  5F004BA14 ,  5F004BA20 ,  5F004BB13 ,  5F004CA04 ,  5F004CB02 ,  5F004CB15 ,  5F004DA04 ,  5F004DA23 ,  5F004DA26 ,  5F004DA27 ,  5F004DB00 ,  5F004DB08 ,  5F004DB13 ,  5F004EA05 ,  5F004EA06 ,  5F004EA13 ,  5F004EB02 ,  5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038AC18 ,  5F038DF05 ,  5F038EZ06 ,  5F038EZ15 ,  5F038EZ17 ,  5F083AD02 ,  5F083AD42 ,  5F083AD48 ,  5F083AD51 ,  5F083FR02 ,  5F083GA27 ,  5F083HA02 ,  5F083JA13 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA32 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA56 ,  5F083MA06 ,  5F083MA18 ,  5F083MA20 ,  5F083NA01 ,  5F083PR03 ,  5F083PR07 ,  5F083PR21 ,  5F083PR22 ,  5F083PR33 ,  5F083PR40