データ処理装置

発明者： ,
出願人/特許権者：
代理人 (1件)：竹中岑生 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-148544
公開番号（公開出願番号）：特開2002-341852
出願日： 2001年05月18日
公開日（公表日）： 2002年11月29日
要約：

【要約】【課題】フォントメモリおよび命令/データ用メモリのためのメモリ領域をトータルとして適切に削減できるデータ処理装置を得る。【解決手段】 CPU:2と、CPU演算に必要な命令およびデータを格納するROM:3Aと、画像表示用信号を生成するOSDコントローラ7Aと、前記構成要素間のデータを転送するための内部バスとを備えたデータ処理装置において、前記OSDコントローラ7Aはキャラクタコードレジスタ29、ラスタポインタレジスタ27、キャラクタコードレジスタ29のレジスタ値とラスタポインタレジスタ27のレジスタ値とからROM:3Aに格納されたフォントデータのアドレスを生成するアドレス生成回路31を備え、アドレス生成回路31が計算したアドレスにてROM:3Aに格納されたフォントデータをアクセスするとともに、CPUからのアクセス要求とOSDコントローラからのアクセス要求を調停する内部バスアクセス制御回路19Aを設けた。

請求項（抜粋）：

CPUと、CPU演算に必要な命令およびデータの少なくともいずれかを格納するメモリと、画像表示用信号を生成するOSDコントローラと、前記構成要素間のデータを転送するための内部バスとを備えたデータ処理装置において、前記OSDコントローラは、キャラクタコードを保持する第1のレジスタ、ラスタポインタを保持する第2のレジスタ、第1のレジスタにおけるレジスタ値と第2のレジスタにおけるレジスタ値とから前記メモリに格納されたフォントデータのアドレスを生成するアドレス生成回路を備え、前記アドレス生成回路が計算したアドレスにて前記メモリに格納されたフォントデータをアクセスするとともに、CPUからのアクセス要求とOSDコントローラからのアクセス要求を調停する内部バスアクセス制御回路を設けたことを特徴とするデータ処理装置。

IPC (2件)：

G09G 5/22 650 , G06F 15/78 510

FI (2件)：

G09G 5/22 650 P , G06F 15/78 510 G

Fターム (11件)：

5B062CC01 , 5B062CC05 , 5C082AA01 , 5C082BA02 , 5C082BB12 , 5C082BB32 , 5C082CB06 , 5C082DA14 , 5C082DA35 , 5C082EA12 , 5C082MM04

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