特許

J-GLOBAL ID：200903036635899492

メモリLSI不良解析装置および解析方法

発明者： 田中 幹大
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願2000-012753
公開番号（公開出願番号）：特開2001-202795
出願日： 2000年01月21日
公開日（公表日）： 2001年07月27日
要約：

【要約】【課題】メモリLSIに対する不良解析を行なう際に、得られた解析結果を自動的に解釈し、規則性分布の周期を算出することで、人手による解析結果解釈の時間の短縮を図る装置及び方法並びに記録媒体を提供。【解決手段】メモリLSIを試験する試験手段より出力される不良ビットのデータを読み出すデータ読み出し手段と、2つの不良データ間のアドレス差を算出するアドレス差算出手段と、アドレス差を基にヒストグラムを作成するヒストグラム作成手段と、アドレス差ヒストグラムをもとに因数fに対する期待値関数T(f)を算出する期待値関数算出手段と、期待値関数より不良ビットの分布の規則性の周期を算出する規則性周期算出手段を備え、期待値関数の最大値T1st算出処理はそのときのfの値f1stを求め、規則性判断処理63においてT1stが1以下かあるいは1を超えているかを判定し、1を超えていれば規則性分布、1以下であれば不規則性分布と判定する。規則性分布と判定された場合には、周期算出処理66においてその規則性分布の周期をf1stとする。

請求項（抜粋）：

解析対象であるメモリLSIに対して電気的な試験を行なうメモリテストシステムを具備するメモリLSI不良解析装置であって、前記メモリLSIを試験する試験手段と、前記試験手段より出力される不良ビットのデータを読込み、不良解析用計算機のメモリ上に保持するデータ読み出し手段と、2つの不良データ間のアドレス差を算出するアドレス差算出手段と、前記アドレス差をもとにアドレス差のヒストグラムを作成するアドレス差ヒストグラム作成手段と、前記アドレス差のヒストグラムをもとに因数fに対する期待値関数T(f)を算出する期待値関数算出手段と、前記期待値関数より不良ビットの分布の規則性の周期を算出する規則性周期算出手段と、を有する、ことを特徴とするメモリLSI不良解析装置。

IPC (4件)：

G11C 29/00 655 ,  G01R 31/28 ,  G06F 12/16 330 ,  H01L 21/66

FI (5件)：

G11C 29/00 655 Z ,  G06F 12/16 330 A ,  H01L 21/66 W ,  G01R 31/28 B ,  G01R 31/28 H

Fターム (25件)：

2G032AA07 ,  2G032AB20 ,  2G032AE08 ,  2G032AE10 ,  2G032AG10 ,  4M106AA02 ,  4M106AA04 ,  4M106AB07 ,  4M106CA26 ,  4M106DH01 ,  4M106DJ20 ,  4M106DJ21 ,  5B018GA03 ,  5B018HA31 ,  5B018NA02 ,  5B018QA13 ,  5B018RA11 ,  5L106DD24 ,  5L106DD25 ,  5L106FF01 ,  5L106GG00 ,  9A001BB03 ,  9A001GG03 ,  9A001GG05 ,  9A001LL05