特許
J-GLOBAL ID：200903036662071668
MIS型半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
土屋 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平3-250381
公開番号（公開出願番号）：特開平5-062995
出願日： 1991年09月03日
公開日（公表日）： 1993年03月12日
要約：
【要約】【目的】ソース・ドレイン間でパンチスルーを生じにくくし、ゲート長を短くすることができる様にして、微細化を可能にする。【構成】Si基板11にコンタクトしているポリサイド配線24がソース・ドレインになっており、ポリサイド配線24間のSi基板11上のSiO2 膜25がゲート絶縁膜になっており、SiO2 膜25上のポリサイド配線34がゲート電極になっている。ポリサイド配線24の多結晶Si膜22中の不純物は、SiO2 膜25を形成するための熱酸化時にWSix 膜23中へ偏析し、Si基板11側へはあまり拡散しない。このため、拡散層27の深さは0に近く、ドレインの電界がSi基板11の表面に限定され、ドレインの電界に対するゲート電極の電界による制御性が強い。
請求項（抜粋）：
半導体基板上で互いに離間した状態でこの半導体基板にコンタクトしている第1及び第2の配線がソース・ドレインになっており、前記第1及び第2の配線間の前記半導体基板上の絶縁膜がゲート絶縁膜になっており、前記絶縁膜上に設けられている第3の配線がゲート電極になっているMIS型半導体装置。
IPC (3件)：
H01L 21/336
, H01L 29/784
, H01L 29/62
H01L 29/78 301 P
, H01L 29/78 301 X
