特許
J-GLOBAL ID：200903036706712232
PLL回路
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-121682
公開番号（公開出願番号）：特開平5-315954
出願日： 1992年05月14日
公開日（公表日）： 1993年11月26日
要約：
【要約】【目的】 電圧制御発振器の高調波成分がプリスケーラに入力しミスカウントすることを防止するPLL回路の提供を目的とする。【構成】 電圧制御発振器11とプリスケーラ13の間にローパスフィルタ12を挿入した構成を有する。
請求項（抜粋）：
電圧制御発振器の出力側を前記電圧制御発振器の高調波を除去するローパスフィルタの入力側に接続し、前記ローパスフィルタの出力側をプリスケーラの入力側に接続し、前記プリスケーラの出力側と基準信号発振器の出力側をPLLシンセサイザの入力側に接続し、前記PLLシンセサイザの出力側をループフィルタの入力側に接続し、前記ループフィルタの出力側を前記電圧制御発振器の入力側に接続したPLL回路。
IPC (4件)：
H03L 7/18
, H03L 7/093
, H04N 5/44
, H04N 7/20
H03L 7/18 Z
, H03L 7/08 E
