特許

J-GLOBAL ID：200903036711726845

半導体装置および半導体装置の製造方法

発明者： 下村 浩 ,  安平 光雄 ,  瀬川 瑞樹 ,  平井 健裕
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-307466
公開番号（公開出願番号）：特開平7-235616
出願日： 1994年12月12日
公開日（公表日）： 1995年09月05日
要約：

【要約】【目的】 多数の回路を内臓した半導体装置を小型化,高機能化,低消費電力化し、かつその製造工程を簡略化する。【構成】 相異なる機能を有する複数の回路、例えば抵抗素子,容量素子等を含むアナログ回路と、DRAMとを同一のシリコン基板1上に形成し、この複数の回路の主要部を同時に形成された共通層で構成する。例えば、容量素子の容量下部電極131と、DRAMセルのストレージノード205とを、第3層ポリシリコン膜とアモルファスシリコン膜との2層膜で構成し、この2層膜を同時に堆積する。また、各部の容量絶縁膜132,206を同時に堆積されたシリコン窒化膜で、容量上部電極133,プレート電極207を同時に堆積されたポリシリコン膜でそれぞれ構成する。特に、DRAMの製造プロセスに他の回路の製造プロセスを適合させることで、工程が円滑に行われる。

請求項（抜粋）：

半導体基板上に形成された、DRAMのゲート電極、プレート電極又はストレージ電極よりなる第1の導電層と、前記半導体基板上に形成された、MOSトランジスタのゲート電極、バイポーラトランジスタのエミッタ電極、PROMのゲート電極、DRAMの周辺回路以外の回路に設けられた容量の下部電極若しくは上部電極、抵抗又はインダクタよりなる第2の導電層とを備えており、前記第1の導電層と前記第2の導電層とは同一工程により形成されていることを特徴とする半導体装置。

IPC (7件)：

H01L 21/8249 ,  H01L 27/06 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/10 461

FI (3件)：

H01L 27/06 321 J ,  H01L 27/04 Z ,  H01L 27/08 102 H

引用特許：

審査官引用 (4件)

• 特開平4-275457
  
• 特開平2-251172
  
• 特開平2-210859
  
• 特開昭52-106279