特許

J-GLOBAL ID：200903036722651448

半導体搭載用多層配線板の製造方法

発明者： 磯野 雅司 ,  登坂 祐治 ,  小宮 良祐 ,  杉山 孝 ,  宮下 伸二郎
出願人/特許権者： 日立化成工業株式会社
代理人 (1件)： 和田 成則
公報種別：公開公報
出願番号（国際出願番号）：特願平6-319841
公開番号（公開出願番号）：特開平8-181243
出願日： 1994年12月22日
公開日（公表日）： 1996年07月12日
要約：

【要約】【目的】 設計の自由度に優れると共に、効率よく半導体搭載用のキャビティを形成することができ、かつ、多層配線板に加わる熱履歴に対し剥離が起こらずに絶縁化信頼性や接続信頼性を向上する。【構成】 半導体チップを搭載するための開口部14を有する第1の基板6と、半導体チップ搭載部に対応する開口部15及び導体回路8が形成された第2の基板9とを積層し、少なくとも一方の最外側に無電解めっき用絶縁層/接着剤4,5,10,11を重ねて加熱硬化し積層一体化する。その後アディティブ法により外層回路及びスルーホール16を形成して、さらに外側の少なくとも一方に半導体素子収納用のキャビティ20を形成する。

請求項（抜粋）：

複数の絶縁層と導体回路が形成された複数の基板とを積層することによって形成した半導体搭載用多層配線板の製造方法において、半導体チップを搭載するための開口部を有する少なくとも一つの絶縁層と、上記絶縁層の開口部より小さい開口部および導体回路が形成された少なくとも一つの基板とを積層し、その少なくとも一方の最外側に無電解めっき用絶縁層/接着剤を重ねて加熱硬化し積層一体化する工程と、アディティブ法により外層回路及びスルーホールを形成する工程と、外側の少なくとも一方に半導体素子収納用のキャビティを形成する工程と、を含むことを特徴とする半導体搭載用多層配線板の製造方法。

IPC (3件)：

H01L 23/12 ,  H01L 23/02 ,  H01L 23/14

FI (3件)：

H01L 23/12 N ,  H01L 23/12 Q ,  H01L 23/14 R