特許
J-GLOBAL ID：200903036739276306
半導体素子の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
斎藤 栄一
公報種別：公開公報
出願番号（国際出願番号）：特願平8-357093
公開番号（公開出願番号）：特開平10-056176
出願日： 1996年12月26日
公開日（公表日）： 1998年02月24日
要約：
【要約】【課題】 コンタク部位の損傷を防止すると共にコンタク抵抗を減少させることができるシリサイド層を有する半導体素子の製造方法を提供する。【解決手段】 この半導体素子の製造方法は、ゲート電極とソースおよびドレインの接合領域が形成された半導体基板を提供する段階;前記ゲート電極および接合領域上に金属シリサイド膜を形成する段階;前記基板上に第2金属膜を形成する段階;前記第2金属膜と前記第1金属シリサイド膜を所定温度で反応させる段階;反応されない前記第2金属を除去する段階;前記基板上に絶縁膜を蒸着する段階;および、前記接合領域上部の絶縁膜をエッチングして前記反応物を露出させてコンタクトホールを形成する段階を含むことを特徴とする。
請求項（抜粋）：
ゲート電極とソースおよびドレインの接合領域が形成された半導体基板を提供する段階;前記ゲート電極および接合領域上に第1金属成分とシリコンの化合物からなる金属シリサイド膜を形成する段階;前記金属シリサイド膜上に第1金属成分と他の第2金属膜を形成する段階;前記第2金属膜と前記第1金属膜シリサイド膜を所定温度で反応させる段階;反応しない第2金属を除去する段階;前記除去段階から生じた基板上に絶縁膜を蒸着する段階;および、前記接合領域上部の絶縁膜をエッチングして前記反応物を露出させてコンタクトホールを形成する段階を含むことを特徴とする半導体素子の製造方法。
IPC (2件)：
H01L 29/78
, H01L 21/28 301
H01L 29/78 301 X
, H01L 21/28 301 T
