特許
J-GLOBAL ID：200903036742116557
マルチプレクサ
発明者：
出願人/特許権者：
代理人 (1件)：
大澤 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平5-260502
公開番号（公開出願番号）：特開平7-115352
出願日： 1993年10月19日
公開日（公表日）： 1995年05月02日
要約：
【要約】【目的】 データ信号とは無関係のグリッチが出力されないようにする。【構成】 制御信号C1のレベルを反転する各NOT回路1,2と、NOT回路1の出力信号を反転してNOT回路2と略等しい遅延を発生するNOT回路3と、制御信号C1とNOT回路3の出力信号を両入力とするOR回路4と、各NOT回路1,2からの出力信号を両入力してOR回路4と略等しい遅延を発生するOR回路5と、データ信号Aを一方の入力としてOR回路4の出力信号を他方の入力とするAND回路6と、データ信号Bを一方の入力としてOR回路5の出力信号を他方の入力とするAND回路7と、各AND回路6,7の出力を両入力するOR回路8とからなり、制御信号C1のレベルに応じて各データ信号A,Bのいずれか一方をOR回路8から出力する。
請求項（抜粋）：
二値レベルをとる制御信号を反転する第1のNOT回路と、前記制御信号を反転する第2のNOT回路と、前記第1のNOT回路の出力信号を反転し、前記第2のNOT回路と略等しい遅延を発生する第3のNOT回路と、前記制御信号と前記第3のNOT回路の出力信号とを両入力とする第1のOR回路と、前記第1のNOT回路の出力信号と第2のNOT回路の出力信号とを両入力とし、前記第1のOR回路と略等しい遅延を発生する第2のOR回路と、第1のデータ信号を一方の入力とし、前記第1のOR回路の出力信号を他方の入力とする第1のAND回路と、第2のデータ信号を一方の入力とし、前記第2のOR回路の出力信号を他方の入力とする第2のAND回路と、前記第1,第2のAND回路の出力を両入力とする第3のOR回路とからなり、前記制御信号のレベルに応じて前記第1,第2のデータ信号のいずれか一方を前記第3のOR回路から出力させるようにしたことを特徴とするマルチプレクサ。
IPC (2件)：
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