特許

J-GLOBAL ID：200903036800920213

半導体装置の製造方法

発明者： 安本 民秀
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 高橋 敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-013101
公開番号（公開出願番号）：特開2002-217200
出願日： 2001年01月22日
公開日（公表日）： 2002年08月02日
要約：

【要約】【課題】 シリコン配線の上面に金属シリサイド膜を形成し、再現性よく配線抵抗を低減することができる半導体装置の製造方法を提供する。【解決手段】 半導体基板の表面上に、シリコンからなる配線を形成する。配線の一部をレジストパターンで覆う。レジストパターンをマスクとしてイオン注入を行い、その後、レジストパターンを除去する。配線の上面からの深さが少なくとも5nmまでの表層部を除去し、薄層化する。薄層化された配線の表層部と、シリコンとシリサイド反応する金属とを反応させて、該配線の表面上に金属シリサイド膜を形成する。

請求項（抜粋）：

半導体基板の表面上に、シリコンからなる配線を形成する工程と、前記配線の一部をレジストパターンで覆う工程と、前記レジストパターンをマスクとしてイオン注入を行う工程と、前記レジストパターンを除去する工程と、前記配線の上面からの深さが少なくとも5nmまでの表層部を除去し、薄層化する工程と、薄層化された前記配線の表層部と、シリコンとシリサイド反応する金属とを反応させて、該配線の表面上に金属シリサイド膜を形成する工程とを有する半導体装置の製造方法。

IPC (6件)：

H01L 21/3205 ,  H01L 21/28 301 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78 ,  H01L 21/336

FI (4件)：

H01L 21/28 301 D ,  H01L 21/88 Q ,  H01L 27/08 321 D ,  H01L 29/78 301 P

Fターム (74件)：

4M104BB01 ,  4M104BB20 ,  4M104BB40 ,  4M104CC05 ,  4M104DD02 ,  4M104DD04 ,  4M104DD23 ,  4M104DD84 ,  4M104DD86 ,  4M104EE09 ,  4M104EE15 ,  4M104EE17 ,  4M104FF14 ,  4M104GG09 ,  4M104GG14 ,  4M104HH16 ,  5F033HH04 ,  5F033HH25 ,  5F033LL04 ,  5F033MM07 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ19 ,  5F033QQ59 ,  5F033QQ65 ,  5F033QQ70 ,  5F033QQ73 ,  5F033QQ76 ,  5F033QQ94 ,  5F033RR04 ,  5F033RR06 ,  5F033TT08 ,  5F033VV06 ,  5F033WW02 ,  5F033XX10 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB06 ,  5F048BB08 ,  5F048BB12 ,  5F048BE03 ,  5F048BF06 ,  5F048BF16 ,  5F048BG12 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30 ,  5F140AA01 ,  5F140AB03 ,  5F140BA01 ,  5F140BE07 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG09 ,  5F140BG12 ,  5F140BG14 ,  5F140BG26 ,  5F140BG30 ,  5F140BG33 ,  5F140BG34 ,  5F140BG52 ,  5F140BG56 ,  5F140BH15 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK02 ,  5F140BK13 ,  5F140BK29 ,  5F140BK34 ,  5F140CF01 ,  5F140CF04