特許

J-GLOBAL ID：200903036833513486

負昇圧回路及びそれを用いた不揮発性半導体記憶装置、半導体回路装置

発明者： 木村 智生 ,  片岡 知典 ,  渕上 郁雄 ,  西田 要一
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平11-212401
公開番号（公開出願番号）：特開2001-043690
出願日： 1999年07月27日
公開日（公表日）： 2001年02月16日
要約：

【要約】【課題】 負昇圧回路において、基板の寄生バイポーラトランジスタの影響を抑制し、再復帰時間を短縮する。【解決手段】 基板電位を任意に設定することができるトリプル・ウェル構造のNチャネルMOSトランジスタを用いて基板の寄生NPNバイポーラトランジスタの効果を抑制し、昇圧動作時に発生した直列接続した容量間の電荷を、昇圧非動作時にリセットする中間ノードリセット回路103を備えることにより、NチャネルMOSトランジスタによる高効率、低電圧動作可能で、また、復帰時間が高速で、復帰時の消費電力を抑えた負昇圧回路が実現できる。

請求項（抜粋）：

トリプル・ウェル構造のPウェル内に構成されたNチャネルMOSトランジスタのゲート、ソース、ドレインの各電位を、容量を介したクロックを用いて増減し、負電圧を生成する負昇圧回路において、前記Pウェルを浮遊電位とするか、または、前記Pウェルを所定の電位としたことを特徴とする負昇圧回路。

IPC (2件)：

G11C 16/06 ,  H02M 3/07

FI (2件)：

G11C 17/00 632 B ,  H02M 3/07

Fターム (7件)：

5B025AD10 ,  5B025AE05 ,  5B025AE06 ,  5H730AA14 ,  5H730BB02 ,  5H730BB05 ,  5H730DD04