特許

J-GLOBAL ID：200903036834635305

ビデオデコーダにおいて効率的にメモリを使用するためのメモリ使用装置及び方法

発明者： コウ、チョン ,  トハラ、トモナリ
出願人/特許権者： ソニー エレクトロニクス インク
代理人 (1件)： 小池 晃 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-595498
公開番号（公開出願番号）：特表2002-535937
出願日： 2000年01月18日
公開日（公表日）： 2002年10月22日
要約：

【要約】電子機器において効率的にメモリを使用するためのメモリ使用装置及びメモリ使用方法は、複数の同じ大きさのメモリユニットに分割されたメモリと、データ源と、データ源とメモリとの間のインターフェイスを司り、メモリへのデータの書込処理及びメモリからのデータの読出処理を管理するインターフェイスとを備える。データ源は、それぞれ大きさの異なる複数の第1及び第2のデータ成分を生成する。第1のデータ成分は、第2のデータ成分より大きく、各メモリユニットは、第2のデータ成分の大きさに対応する大きさを有している。複数のメモリユニットは、連続的なメモリリングとして構成される。インターフェイスは、データ源による第1及び第2のデータ成分の生成に応じて、第1及び第2のデータ成分を連続的なメモリリングに順次格納する。インターフェイスは、さらに、連続するメモリリングから第1及び第2のデータ成分を順次読み出す。コントロール手段は、インターフェイスに制御信号を供給し、データ成分の読出処理及び書込処理を制御する。

請求項（抜粋）：

電子機器において効率的にメモリを使用するためのメモリ使用装置において、 それぞれ大きさの異なる第1及び第2のデータ成分を生成するデータ源(216)と、 複数の同じ大きさのメモリユニット(510)を有するメモリ(350)と、 上記データ源(216)とメモリ(350)との間のインターフェイスを司り、上記メモリへの上記第1及び第2のデータ成分の書込処理及び上記メモリからの上記第1及び第2のデータ成分の読出処理を管理するインターフェイス手段(352)とを備えるメモリ使用装置。

IPC (6件)：

H04N 5/937 ,  G06F 12/02 510 ,  G06F 12/02 580 ,  H04N 5/14 ,  H04N 7/24 ,  H04N 9/80

FI (6件)：

G06F 12/02 510 A ,  G06F 12/02 580 D ,  H04N 5/14 Z ,  H04N 5/93 C ,  H04N 7/13 Z ,  H04N 9/80 A

Fターム (41件)：

5B060AA08 ,  5B060AA13 ,  5B060AB20 ,  5C021PA74 ,  5C021PA78 ,  5C021PA82 ,  5C021RA01 ,  5C021YC03 ,  5C021YC08 ,  5C021ZA02 ,  5C053FA20 ,  5C053FA23 ,  5C053GA11 ,  5C053GB11 ,  5C053GB22 ,  5C053GB32 ,  5C053GB37 ,  5C053HA31 ,  5C053JA05 ,  5C053KA01 ,  5C055AA04 ,  5C055BA03 ,  5C055BA07 ,  5C055EA02 ,  5C055EA04 ,  5C055EA23 ,  5C055HA31 ,  5C059MA00 ,  5C059MA23 ,  5C059MC11 ,  5C059MC38 ,  5C059ME05 ,  5C059NN01 ,  5C059PP04 ,  5C059PP16 ,  5C059SS02 ,  5C059SS13 ,  5C059UA02 ,  5C059UA05 ,  5C059UA36 ,  5C059UA38