特許
J-GLOBAL ID：200903036941055486
複合フリップ・チップ半導体装置とその製造およびバーンインの方法
発明者：
出願人/特許権者：
代理人 (1件)：
本城 雅則 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-188990
公開番号（公開出願番号）：特開平5-211202
出願日： 1992年06月24日
公開日（公表日）： 1993年08月20日
要約：
【要約】【目的】 複合フリップ・チップ半導体装置のバーンインを強化する方法により、個々の試験用ソケットを必要とせずに、複数の装置のバーンインを同時に行う方法が示される。【構成】 ある形態では、この方法には、インターポーザ22として示される複数のダイ受け入れ領域を有するインターポーザ基板材料60を設ける段階が含まれる。インターポーザ基板材料上の複数の導電トレース26は、インターポーザ基板材料の第1表面から第2表面まで延在する複数の電気経路24に電気的に結合されている。半導体ダイ12は、それぞれのダイ受け入れ領域、すなわち各インターポーザ内に置かれ、ダイは複数の経路24に電気的に結合される。半導体ダイは、インターポーザ基板材料を所定の応力にさらすことによりバーンインされる。インターポーザ基板材料は、個別化されてダイ受け入れ領域が分離され、複数の複合フリップ・チップ半導体装置10が形成される。
請求項（抜粋）：
複合フリップ・チップ半導体装置(10)であって:ダイ上に形成された集積回路と、集積回路に電気的に結合された複数のボンディング・パッド(14)とを有する単一の半導体ダイ(12);第1表面および第2表面と、第1表面から第2表面に延在する複数の経路(24)とを有し、第1表面は複数の経路に電気的に結合された複数の導電トレース(26)を有するインターポーザ(22);複数のボンディング・パッドを、複数の導電トレースに電気的に結合する手段;および複数の経路を基板に電気的に結合する手段;によって構成されることを特徴とする複合フリップ・チップ半導体装置。
IPC (4件)：
H01L 21/60 311
, G01R 31/26
, H01L 21/326
, H01L 21/66
