特許

J-GLOBAL ID：200903036953973863

パワートランジスタの制御電極ディセーブル回路

発明者： スティーヴン ウォン
出願人/特許権者： フィリップス エレクトロニクス ネムローゼ フェンノートシャップ
代理人 (1件)： 杉村 暁秀 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-313394
公開番号（公開出願番号）：特開平6-214666
出願日： 1993年12月14日
公開日（公表日）： 1994年08月05日
要約：

【要約】【目的】 簡単かつ安価にでき、パワートランジスタを有効に不作動にできるディセーブル回路を提供する。【構成】 バイアス電流の低下や関連する制御回路のグランド接続不良のような種々の電位的に破壊的な状態の発生からパワートランジスタを保護するため、このような状態の発生や、制御回路を故意にオフまたはスタンバイモードにしたときに、パワートランジスタをオフする制御電極ディセーブル回路12を設ける。パワートランジスタのターンオフは、その入力端にディセーブルトランジスタ112を接続し、バイアスの低下や制御回路のグランド接続不良の場合に、ディセーブルトランジスタ112 を動作させるディセーブル回路114 を設けて達成する。ディセーブルトランジスタ112 は、ディセーブル回路のブートストラップコンデンサ回路140 によって信頼的に動作させる。

請求項（抜粋）：

第1の電源ライン(Vcc)に結合した第1の主電極、第1の端子(104)および第2の電源ラインに結合した第2の端子を有する負荷(102)の前記第1の端子(104)に結合した第2の主電極、および制御電極(106)を有するパワートランジスタ(100)の制御電極ディセーブル回路(12)であって、前記パワートランジスタ(100)の制御電極(106)に結合した第1の主電極、前記負荷(102)の第1の端子(104)に結合した第2の主電極、および制御電極(D)を有するディセーブルトランジスタ(112)と、前記第2の電源ラインに結合され、少なくとも一つのディセーブル信号に応答する回路手段(114)とを有するパワートランジスタの制御電極ディセーブル回路において、前記回路手段(114)は、さらに前記ディセーブルトランジスタ(112)をターンオンするために、前記第2の電源ラインおよび前記ディセーブル回路(12)の間の開回路に応答し、前記回路手段(114)は、前記ディセーブルトランジスタ(112)の前記制御電極(D)に、前記第1の電源ラインの電圧(Vcc)よりも少なくとも瞬時的に高電圧を発生する、前記ディセーブルトランジスタ(112)の制御電極(D)に結合された第1のノード(B)を有するコンデンサ(140)を具えることを特徴とするパワートランジスタの制御電極ディセーブル回路。

IPC (2件)：

G05F 1/56 320 ,  H02H 7/00

引用特許：

審査官引用 (4件)

• 特開平2-158212
  
• 特開平2-279017
  
• 特開平2-158212
  
• 特開平2-279017