特許

J-GLOBAL ID：200903036984435320

半導体装置の製造方法

発明者： 窪田 通孝
出願人/特許権者： ソニー株式会社
代理人 (1件)： 土屋 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-168167
公開番号（公開出願番号）：特開平11-003997
出願日： 1997年06月10日
公開日（公表日）： 1999年01月06日
要約：

【要約】【課題】 微細で且つ高速な半導体装置を高い歩留りで製造することができる方法を提供する。【解決手段】 多結晶Si層43及びSiO2 膜44にSiN膜47で側壁スペーサを形成した後、SiO2 膜44を除去して溝48を形成し、多結晶Si層43及びSi基板41の表面に高融点金属シリサイド層53bを形成する。更に、溝48をSiO2 膜56で埋め、SiN膜57及びSiO2 系膜54で層間絶縁膜を形成した後、コンタクト孔55を形成する。高融点金属シリサイド層53b及びコンタクト孔55を自己整合的に形成しているにも拘らず、コンタクト孔55の位置がずれても、多結晶Si層43等が露出せず、Si基板41と多結晶Si層43等とが短絡しない。

請求項（抜粋）：

半導体層と第1の絶縁膜とを半導体基体上に順次に積層させる工程と、前記第1の絶縁膜及び前記半導体層を配線のパターンに加工する工程と、少なくとも表面部が前記第1の絶縁膜とはエッチング特性の異なる第2の絶縁膜から成る側壁スペーサを前記半導体層及び前記第1の絶縁膜の側面に形成する工程と、前記側壁スペーサを形成した後に前記第1の絶縁膜を除去して前記半導体層上に溝を形成する工程と、前記溝の底部における前記半導体層の表面と前記半導体基体の表面とに半導体と金属との化合物層を形成する工程と、前記第2の絶縁膜の少なくとも前記表面部とはエッチング特性の異なる第3の絶縁膜で前記化合物層上の前記溝を埋める工程と、前記溝を埋めた後に、前記第3の絶縁膜とはエッチング特性の異なる第4の絶縁膜とこの第4の絶縁膜とはエッチング特性の異なる第5の絶縁膜とを層間絶縁膜として順次に積層させる工程と、前記半導体基体に対するコンタクト孔を前記第5及び第4の絶縁膜に形成する工程とを具備することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/28

FI (3件)：

H01L 29/78 301 P ,  H01L 21/28 L ,  H01L 29/78 301 Y