特許

J-GLOBAL ID：200903036992971878

対称型マルチプロセッシングシステムにおける排他的読み出し要求の待ち時間を削減するためのシステム

発明者： ジャドソン・ユージーン・ヴィージー ,  ブレイン・ダグラス・ガイザー
出願人/特許権者： ヒューレット-パッカード デベロップメント カンパニー エル.ピー.
代理人 (1件)： 特許業務法人アイ・ピー・エス
公報種別：公開公報
出願番号（国際出願番号）：特願2006-196761
公開番号（公開出願番号）：特開2007-035026
出願日： 2006年07月19日
公開日（公表日）： 2007年02月08日
要約：

【課題】排他的読み出し要求の待ち時間を削減するためのSMPシステムを提供する。【解決手段】本発明にかかるシステムは、排他的読み出し要求を処理するためのSMPシステム(100)であって、このシステムは、少なくとも1つのクロスバースイッチ(101)に接続された少なくとも1つのCPU(103)およびキャッシュメモリ(106)を含む、複数のセルボード(102)と、セルボードのそれぞれのキャッシュメモリ(106)で変更されたキャッシュラインのリスト(109)を含む、各クロスバースイッチにおける変更ラインリストと、システムのキャッシュラインのそれぞれのアドレス、ステータス、及びロケーションを記録するための、各クロスバースイッチにおけるキャッシュコヒーレンシディレクトリ(108)とを備える。【選択図】図1A

請求項（抜粋）：

排他的読み出し要求を処理するための対称型マルチプロセッシングシステム(100)であって、 前記システムは、複数のセルボード(102)を含み、 各セルボードは、少なくとも1つのクロスバースイッチ(101)に接続された少なくとも1つのCPU(103)及びキャッシュメモリ(106)を含み、 前記システムは、 前記セルボード(102)のそれぞれの前記キャッシュメモリ(106)で変更されたキャッシュラインのリスト(109)を含む、各前記クロスバースイッチ(101)における変更ラインリスト(109)と、 前記システムの前記キャッシュラインのそれぞれのアドレス、ステータス、及びロケーションを記録するための、各前記クロスバースイッチ(101)におけるキャッシュコヒーレンシディレクトリ(108)と を備え、 前記セルボード(102)のそれぞれ1つにおける前記キャッシュメモリ(106)は、ライトスルーキャッシュメモリを備え、 前記変更ラインリスト(109)は、アクセスされて、それによって、前記要求されたキャッシュラインを含まない前記セルボード(102)からの前記排他的読み出し要求のそれぞれについて、要求されたキャッシュラインのコピーが得られる 対称型マルチプロセッシングシステム。

IPC (1件)：

G06F 12/08

FI (5件)：

G06F12/08 531E ,  G06F12/08 531B ,  G06F12/08 551C ,  G06F12/08 575 ,  G06F12/08 507H

Fターム (5件)：

5B005JJ01 ,  5B005KK14 ,  5B005MM05 ,  5B005NN54 ,  5B005PP03