ΔΣ変調器

発明者： , ,
出願人/特許権者：
代理人 (1件)：小鍜治明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-219547
公開番号（公開出願番号）：特開平5-063577
出願日： 1991年08月30日
公開日（公表日）： 1993年03月12日
要約：

【要約】【目的】 ΔΣ変調の次数を上げることにより、低いオーバーサンプリングにおいても高いダイナミックレンジが得られるΔΣ変調器を提供する。【構成】 5個の積分器1〜5をカスケードに接続し、その各々の出力を乗算器6〜9及び加算器10〜13により加重加算して局部量子化器14に入力する。加重加算の際の各係数値を、1,0.5,0.125,0.03125,0.00390625とし、局部量子化器14は±1の2値出力とする。局部量子化器14の出力をΔΣ変調器出力として取り出すとともに、遅延回路15により1クロック遅延させ、減算器16において入力との差をとり、初段の積分器1に入力する。

請求項（抜粋）：

入力信号を積分する第1の積分器と、前記第1の積分器の出力を積分する第2の積分器と、前記第2の積分器の出力を積分する第3の積分器と、前記第3の積分器の出力を積分する第4の積分器と、前記第4の積分器の出力を積分する第5の積分器と、前記第2の積分器の出力に定数Aを掛け合わせる第1の乗算器と、前記第3の積分器の出力に定数Bを掛け合わせる第2の乗算器と、前記第4の積分器の出力に定数Cを掛け合わせる第3の乗算器と、前記第5の積分器の出力に定数Dを掛け合わせる第4の乗算器と、前記第1の積分器の出力と前記第1〜第4の乗算器の出力との和を採る加算手段と、前記加算手段の出力を量子化する局部量子化器と、前記局部量子化器の出力を1クロック分遅延させる遅延回路と、前記入力信号と前記遅延回路の出力との差を採る減算器とを備え、前記減算器の出力を前記第1の積分器に入力し、前記定数Aの値を0.5、前記定数Bの値を0.125、前記定数Cの値を0.03125、前記定数Dの値を0.00390625とし、前記局部量子化器の出力をΔΣ変調出力として取り出すことを特徴とするΔΣ変調器。

前のページに戻る