特許
J-GLOBAL ID：200903037129053280
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
井内 龍二
公報種別：公開公報
出願番号（国際出願番号）：特願平3-214913
公開番号（公開出願番号）：特開平5-094998
出願日： 1991年08月27日
公開日（公表日）： 1993年04月16日
要約：
【要約】 (修正有)【構成】 素子形成領域に酸化膜を形成し、この後ゲート形成領域をレジストで被覆する工程と、ソース20、ドレイン領域21に不純物イオンを注入する工程と、レジスト及び酸化膜を除去した後熱酸化する工程と、ゲート形成領域上の酸化膜15aを除去した後、露出したSi基板11をエッチングして溝22を形成する工程と、熱酸化により溝部22に酸化膜15bを形成した後溝部22にポリシリコン23を埋め込む工程と、ウエットエッチングにより溝22底部及び近傍の酸化膜15bのみを残して酸化膜15a、15bを除去する工程とを含む半導体装置の製造方法。【効果】 オーバエッチングの防止によりSi基板11に損傷を与えることがなくなり、リーク電流の発生を防止することができると共に、低濃度のソース18及びドレイン領域19を形成することが容易確実になり、電界の集中を緩和して絶縁破壊を防止することが可能となる。
請求項（抜粋）：
a)素子形成領域に酸化膜を形成し、この後ゲート形成領域をレジストで被覆する工程b)ソース、ドレイン領域に不純物イオンを注入する工程c)前記レジスト及び前記酸化膜を除去した後熱酸化する工程d)ゲート形成領域上の酸化膜を除去した後、露出したSi基板をエッチングして溝を形成する工程e)熱酸化により前記溝部に酸化膜を形成した後前記溝部にポリシリコンを埋め込む工程f)ウエットエッチングにより前記溝底部及び近傍の前記酸化膜のみを残して前記酸化膜を除去する工程を含んでいることを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/336
, H01L 29/784
