特許
J-GLOBAL ID：200903037147671446
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平8-247516
公開番号（公開出願番号）：特開平10-093084
出願日： 1996年09月19日
公開日（公表日）： 1998年04月10日
要約：
【要約】 (修正有)【課題】IGBT動作時の温度上昇によるラッチアップ耐量の低下を、オン電圧を増大させずに防止する。【解決手段】電流集中が大きいエミッタパッド102周辺のセルだけを断続エミッタ構造110とする。ラッチアップ耐量の低下の最も大きいエミッタパッド周辺に断続エミッタ構造を適用する。【効果】ラッチアップ耐量が改善され、また、その他の領域には断続エミッタ構造を適用しないためにオン電圧は増大しない。
請求項（抜粋）：
少なくとも一対の主表面と、前記一対の主表面の第1の主表面に隣接する第1の導電型の第1の層、第1の層に隣接する第2の導電型の第2の層、第2の層と他方の主表面とに隣接する第2の層より低不純物濃度の第2の導電型の第3の層と、第2の主表面に隣接して第3の層内に選択的に形成された第1の導電型の第4の層、第2の主表面に隣接して第4の層内に選択的に形成された第2の導電型の第5の層と、第1の主表面に形成された第1の電極、第2の主表面の第3の層と第5の層とに隣接した領域の第4の層の露出部分に絶縁膜を介して形成された第2の電極、第2の主表面の第4の層と第5の層とに接触して形成された第3の電極とからなる単位絶縁ゲート半導体素子が繰り返し配置形成された素子領域と、半導体基体外部に設けられた制御回路からの配線と、前記第2の電極とが接続される第1の端子と、半導体基体外部に設けられた電源回路からの配線と、前記第3の電極とが接続される第2の端子とを有する半導体素子において、第1の端子に近接して形成された前記単位絶縁ゲート半導体素子の第5の層が前記第4の層に沿って連続して形成され、第2の端子に近接して形成された前記単位絶縁ゲート半導体素子の第5の層が前記第4の層に沿って、断続的に形成されていることを特徴とする半導体装置。
FI (3件)：
H01L 29/78 652 B
, H01L 29/78 652 L
, H01L 29/78 655 A
