特許

J-GLOBAL ID：200903037172781817

半導体装置の製造方法

発明者： 加藤 彰 ,  堅田 満孝
出願人/特許権者： 日本電装株式会社
代理人 (1件)： 碓氷 裕彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-166876
公開番号（公開出願番号）：特開平7-022623
出願日： 1993年07月06日
公開日（公表日）： 1995年01月24日
要約：

【要約】【目的】 パンチスルー防止構造を有する電界効果トランジスタにおいても効果的にソース・ドレイン寄生容量を低減し、トランジスタの動作の高速化を図ること。【構成】 Pウェル1内にパンチスルー防止構造3を形成し、Pウェル1表面にゲート絶縁膜4を介して形成したゲート電極5およびゲート側壁6をマスクとして、まずチャネリング現象を利用して低濃度ソース・ドレイン領域7を形成し、次に、イオン注入時に加速電圧・ドーズ量・注入角度を調整し中濃度ソース・ドレイン領域8を形成し、同様に、高濃度中濃度ソース・ドレイン領域9を形成する。このようなイオン注入を実施することで、パンチスルー防止構造を有する電界効果トランジスタにおいてもトランジスタ動作の高速化が図れる不純物分布を制御性よく形成できる。

請求項（抜粋）：

一導電型を有しパンチスルー防止構造を有する半導体基板上に、ゲート酸化膜を介して形成したゲート電極、および該ゲート電極の側壁に形成したサイドウォールをマスクとして、チャネリング方向から逆導電型のイオンを注入して低濃度のソース・ドレイン不純物領域を形成する工程と、前記ゲート電極およびサイドウォールをマスクとして、引き続き一回以上逆導電型のイオンを注入して中濃度および高濃度のソース・ドレイン不純物領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/265

FI (2件)：

H01L 29/78 301 P ,  H01L 21/265 Q