特許

J-GLOBAL ID：200903037217879384

CRC演算方法及びCRC演算回路

発明者： 牧 隆史
出願人/特許権者： 株式会社リコー
代理人 (1件)： 瀧野 秀雄
公報種別：公開公報
出願番号（国際出願番号）：特願平10-167595
公開番号（公開出願番号）：特開2000-004169
出願日： 1998年06月15日
公開日（公表日）： 2000年01月07日
要約：

【要約】【課題】 1クロックサイクルで巡回冗長検査の演算を完了し、巡回冗長検査の演算の高速化を図ること。【解決手段】 第3XNOR出力信号の各ビットをCRC符号の最上位ビットを含む上位第4ビットとしてレジスタの入力段に入力し、第2XNOR出力信号の最下位ビットを含む下位3ビットをCRC符号の第4ビット乃至第6ビットとしてレジスタの入力段に入力し、第4XNOR出力信号の各ビットをCRC符号の第7ビット乃至第10ビットとしてレジスタの入力段に入力し、第2XOR出力信号の各ビットをCRC符号の最下位ビットを含む下位4ビットとしてレジスタの入力段に入力するように構成されているCRC演算回路。

請求項（抜粋）：

通信データの誤り判定を実行するためにCRC符号の演算を行うCRC演算方法において、最初に入力する4ビットの各々と直前のCRC符号の最上位ビットを含む上位4ビットとの排他的論理和演算を実行して最新のCRC符号の第12ビット乃至第15ビットを生成する第1工程と、直前のCRC符号の最下位ビットを用いて最新のCRC符号の第11ビットを生成する第2工程と、直前のCRC符号の第8ビット乃至第10ビットを用いて最新のCRC符号の第4ビット乃至第6ビットを生成する第3工程と、最新のCRC符号の第12ビット乃至第15ビットに入る内容と直前のCRC符号の第11ビット乃至第14ビットの内容との排他的否定論理和演算を実行して最新のCRC符号の第7ビット乃至第10ビットを生成する第4工程と、最新のCRC符号の第12ビット乃至第15ビットの内容と直前のCRC符号の第4ビット乃至第7ビットの内容との排他的否定論理和演算を実行して最新のCRC符号の第0ビット乃至第3ビットを生成する第5工程とを有することを特徴とするCRC演算方法。

IPC (2件)：

H03M 13/00 ,  G06F 11/10 330

FI (2件)：

H03M 13/00 ,  G06F 11/10 330 A

Fターム (14件)：

5B001AA04 ,  5B001AB01 ,  5B001AC01 ,  5B001AD06 ,  5B001AE02 ,  5J065AA01 ,  5J065AB01 ,  5J065AC02 ,  5J065AD04 ,  5J065AE06 ,  5J065AF01 ,  5J065AG04 ,  5J065AH04 ,  5J065AH06

引用特許：

審査官引用 (1件)

• プログラマブル並列CRC生成装置
  公報種別：公開公報   出願番号：特願平5-232701   出願人：富士通株式会社