特許

J-GLOBAL ID：200903037232371516

データインターリーブ回路

発明者： 佐藤 孝晴
出願人/特許権者： 川崎マイクロエレクトロニクス株式会社
代理人 (1件)： 渡辺 望稔 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-028010
公開番号（公開出願番号）：特開2002-232300
出願日： 2001年02月05日
公開日（公表日）： 2002年08月16日
要約：

【要約】【課題】メモリーへのアクセス回数を削減し、消費電力を削減する。【解決手段】シリアル-パラレル変換器により、シリアルに入力されるデータをn(nは2以上の整数)ビットのパラレルデータに変換し、変換後のnビットのパラレルデータをメモリーの各アドレスに順次書き込んだ後、メモリーの各アドレスに格納されたnビットのパラレルデータを順次読み出し、セレクタから、メモリーの各アドレスからのi(iは1≦i≦nの整数)回目の読み出しの時に、読み出されたパラレルデータの内のi番目のビットに位置するデータを出力する。

請求項（抜粋）：

シリアルに入力されるデータをn(nは2以上の整数)ビットのパラレルデータに変換するシリアル-パラレル変換器と、このシリアル-パラレル変換器により変換されたnビットのパラレルデータを所定数格納するメモリーと、このメモリーから読み出されたnビットのパラレルデータの内の1ビットを選択的に出力するセレクタと、前記シリアル-パラレル変換器、前記メモリーおよび前記セレクタの動作を制御する制御回路とを備え、前記シリアル-パラレル変換器により変換されたnビットのパラレルデータを前記メモリーの各アドレスに順次書き込んだ後、当該メモリーの各アドレスに格納されたnビットのパラレルデータを順次読み出し、前記セレクタから、前記メモリーの各アドレスからのi(iは1≦i≦nの整数)回目の読み出しの時に、読み出されたパラレルデータの内のi番目のビットに位置するデータを出力することを特徴とするデータインターリーブ回路。

IPC (4件)：

H03M 13/27 ,  G06F 5/00 ,  G06F 12/16 320 ,  H03M 9/00

FI (4件)：

H03M 13/27 ,  G06F 5/00 S ,  G06F 12/16 320 G ,  H03M 9/00 C

Fターム (15件)：

5B018GA02 ,  5B018HA36 ,  5B018NA01 ,  5B018QA01 ,  5B018RA02 ,  5B018RA20 ,  5J065AA03 ,  5J065AB01 ,  5J065AC02 ,  5J065AE02 ,  5J065AF00 ,  5J065AG06 ,  5J065AH06 ,  5J065AH09 ,  5J065AH17