特許

J-GLOBAL ID：200903037232564110

半導体装置の製造方法

発明者： 高木 英雄 ,  布藤 渉
出願人/特許権者： 富士通株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平10-019244
公開番号（公開出願番号）：特開平11-220021
出願日： 1998年01月30日
公開日（公表日）： 1999年08月10日
要約：

【要約】【課題】銅配線を備えた半導体装置の製造方法に関し、層間絶縁膜にビアホールを形成する際に、ビアホール内に埋め込まれる銅プラグの抵抗を低くするとともに、層間絶縁膜をエッチングする際のチャンバ内の汚染を抑制すること。【解決手段】第1の絶縁膜上の配線を覆う第2の絶縁膜を形成する工程と、第2の絶縁膜上に、第2の絶縁膜とは異なる材料よりなる第3の絶縁膜を形成する工程と、第3の絶縁膜上にレジストを塗布し、該レジストを露光、現像して配線の上方に開口を形成する工程と、開口を通して第3の絶縁膜をエッチングすることにより第3の絶縁膜にホール又は溝を形成する工程と、チャンバ内で酸素を含むプラズマ雰囲気に半導体基板を置くことにより、レジストを除去し、同時に溝又はホールを通して第2の絶縁膜の一部を除去して溝又はホールを通して配線を露出する工程と、ホール又は溝の中に金属膜を形成する工程とを含む。

請求項（抜粋）：

半導体基板の上に形成された第1の絶縁膜上に配線を形成する工程と、前記配線を覆う第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に、前記第2の絶縁膜とは異なる材料よりなる第3の絶縁膜を形成する工程と、前記第3の絶縁膜上にレジストを塗布し、該レジストを露光、現像して前記配線の上方に開口を形成する工程と、前記開口を通して前記第3の絶縁膜を反応性イオンエッチング法によりエッチングして前記第3の絶縁膜にホール又は溝を形成する工程と、前記レジストを除去する工程と、前記第3の絶縁膜のうち溝又はホールの周囲の上縁部をエッチングして斜面を形成し、これにより該溝又はホールの上部を広げる工程と、前記ホール又は溝を通して前記第2の絶縁膜の一部を反応性イオンエッチングによって除去する工程と、前記ホール又は溝の中に金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/768 ,  H01L 21/3065 ,  H01L 21/28

FI (3件)：

H01L 21/90 B ,  H01L 21/28 L ,  H01L 21/302 M