特許
J-GLOBAL ID：200903037240600354
二重バッファベースゲートアレイセル
発明者：
出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-009846
公開番号（公開出願番号）：特開平7-007143
出願日： 1994年01月31日
公開日（公表日）： 1995年01月10日
要約：
【要約】【目的】 カットオフ分離と共に最小のチャンネル幅を有するトランジスタを使用することの可能なベースセルアーキテクチュアを提供する。【構成】 CMOSゲートアレイ用のベースセルがカットオフトランジスタ分離を使用している。このセルは、PチャンネルNチャンネル側に対して別個の外側電極によりカットオフトランジスタ分離を実現し、したがってP型及びN型拡散領域が隣接するセルと共用すべくセルの端部に配設されている。本セルは、更に、一対の内側電極を有しており、それらはN型及びP型の両方の活性領域にわたり延在している。この構成は、カットオフ分離技術を使用することを可能とすると共に、共通の相補的ゲート内側電極を介して伝達ゲート型のラッチを実現する能力を与えている。本セルを集積回路に組込むことにより、シリコン面積の効率が改善され、利用度が改善され且つ入力負荷及び積極的電極散逸が減少される。
請求項（抜粋）：
本体の半導体表面にアレイ状に繰返し配設した複数個のセルを有する集積回路において、第一導電型のトランジスタを形成することが可能な前記表面の第一活性領域、第二導電型のトランジスタを形成することが可能な前記表面の第二活性領域、前記第一活性領域と第二活性領域との間において前記表面に配設したフィールド酸化物、前記第一活性領域を横断して第一方向に延在しており且つ各々が前記第一活性領域の外側端部から離隔されている第一及び第二外側電極、前記第一活性領域の外側端部と前記第一及び第二外側電極の夫々との間において前記第一活性領域内に形成された第一導電型の第一及び第二拡散領域、前記第二活性領域を横断して前記第一方向に延在しており且つ各々が前記第二活性領域の外側端部から離隔されている第三及び第四外側電極、前記第二活性領域の外側端部と前記第三及び第四外側電極の夫々との間において前記第二活性領域内に形成した第二導電型の第三及び第四拡散領域、前記第一及び第二活性領域の両方を横断して前記第一方向に延在しており且つ前記第一活性領域においては前記第一及び第二外側電極の間に配設されており且つ前記第二活性領域においては前記第三及び第四外側電極の間に配設されている第一内側電極、を有することを特徴とする集積回路。
IPC (3件)：
H01L 27/118
, H01L 21/8238
, H01L 27/092
H01L 21/82 M
, H01L 27/08 321 J
