特許

J-GLOBAL ID：200903037277976141

多端子表面実装用のはんだ箔

発明者： 山本 健一 ,  曽我 太佐男 ,  石田 寿治 ,  下川 英恵 ,  中塚 哲也 ,  芹沢 弘二 ,  本田 美智晴 ,  西 邦彦
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋本 正実
公報種別：公開公報
出願番号（国際出願番号）：特願平7-006628
公開番号（公開出願番号）：特開平8-197280
出願日： 1995年01月19日
公開日（公表日）： 1996年08月06日
要約：

【要約】【目的】 グリッドアレイパッケージに、高さを均一に、しかも一括で容易にはんだバンプを形成できるとともに、グリッドアレイ端子を有する基板またはLSIパッケージの一括接続を生産性よく実現可能な多端子表面実装用のはんだ箔の提供。【構成】 グリッドアレイ状に形成された複数の穴および該各穴間に溶断部を有し、加熱溶融の進行により、はんだの表面張力と載置されている各端子上へのぬれ拡がり力とにより前記溶断部にて分離させられる多端子表面実装用のはんだ箔において、該はんだ箔がPb-Sn-Bi系で、その組成が、48wt%<Sn<58wt%、42wt%<Pb<48wt%、0wt%<Bi<4wt%の範囲からなる構成。

請求項（抜粋）：

グリッドアレイ状に形成された複数の穴および該各穴間に溶断部を有し、加熱溶融の進行により、はんだの表面張力と載置されている各端子上へのぬれ拡がり力とにより前記溶断部にて分離させられる多端子表面実装用のはんだ箔において、該はんだ箔がPb-Sn-Bi系で、その組成が、48wt%<Sn<58wt%、42wt%<Pb<48wt%、0wt%<Bi<4wt%の範囲からなることを特徴とする多端子表面実装用のはんだ箔。

IPC (3件)：

B23K 35/26 310 ,  H01L 21/321 ,  H01L 23/12

FI (2件)：

H01L 21/92 603 B ,  H01L 23/12 P