特許
J-GLOBAL ID：200903037286093414
MOS型電界効果トランジスタの製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-064320
公開番号（公開出願番号）：特開平5-267333
出願日： 1992年03月23日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】製造プロセスの低温化に適応可能であり、かつ製造プロセスが複雑とならないホットキャリア耐性の高いMOS型電界効果トランジスタの実現を目的とする。ゲート絶縁膜中にフッ素導入後850°C以上の熱処理を実施し、かつ該熱処理工程をソース、ドレイン、ゲート領域への不純物導入工程以前に実施する事により、従来よりも容易にホットキャリア耐性の高いMOS型電界効果トランジスタの製造を可能とする。【構成】MOS型電界効果トランジスタの製造方法において、ゲートシリコン酸化膜中にフッ素を導入してフッ素導入されたゲートシリコン酸化膜4を形成した後、該トランジスタを850°C以上で熱処理し、ゲート電極15a,15bを形成する。N型不純物の導入によりゲート電極15aをN型化し、ソース,ドレイン領域7を形成する。同様に、P型不純物の導入により、ゲート電極15bをP型化し、ソース,ドレイン領域6を形成する。
請求項（抜粋）：
MOS型電界効果トランジスタの製造方法において、シリコン基板の表面に形成されたシリコン酸化系ゲート絶縁膜中にフッ素を導入する工程と、該シリコン酸化系ゲート絶縁膜を含む前記シリコン基板を850°C以上で熱処理する工程と、ゲート電極を形成する工程と、少なくともソース形成予定領域並びにドレイン形成予定領域に不純物を導入し、ソース領域並びにドレイン領域を形成する工程と、導入された前記不純物を活性化する工程と、を有することを特徴とするMOS型電界効果トランジスタの製造方法。
IPC (2件)：
H01L 21/336
, H01L 29/784
