特許

J-GLOBAL ID：200903037324762945

半導体装置の製造方法及び半導体装置並びに回路基板及び電子機器

発明者： 石井 誠
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-069165
公開番号（公開出願番号）：特開2003-273108
出願日： 2002年03月13日
公開日（公表日）： 2003年09月26日
要約：

【要約】【課題】 主として、貫通穴が形成された基板表面への所定形状のレジストの形成等の困難な工程を省略して製造工程の簡略化を図るとともに製造コストを低下させ、更にはレジストの残渣等の原因による歩留まりの低下を起こすことがない半導体装置の製造方法を提供する。【解決手段】 基板10上に形成された電極パッド16を開口するとともに、開口した電極パッド16直下の基板10を穿孔して孔部を形成し、電極パッド16の上方及び後部の内壁に絶縁膜22を形成する。レジストを用いずに基板10の上方から基板10の表面全体に対して異方性エッチングを施して、基板10の表面に対してほぼ平行な面に形成された絶縁膜22を除去して電極パッド16を露出させる。そして、孔部の内部にメッキを施して電極パッド16と電気的に導通した接続端子を形成する。

請求項（抜粋）：

基板上に形成された電極の一部を開口するとともに、開口した当該電極直下の基板を穿孔して孔を形成する第1工程と、前記電極上及び前記孔の内壁に絶縁膜を形成する第2工程と、前記基板の上方から前記基板の表面全体に対して異方性エッチングを施し、前記基板表面に対してほぼ平行な面に形成された前記絶縁膜を除去して前記電極を露出させる第3工程と、前記孔の内部及び前記第3工程で露出した前記電極をメッキして接続部を形成する第4工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/3205 ,  H01L 21/60

FI (4件)：

H01L 21/88 J ,  H01L 21/92 604 B ,  H01L 21/88 T ,  H01L 21/92 602 H

Fターム (31件)：

5F033HH09 ,  5F033HH11 ,  5F033HH18 ,  5F033HH23 ,  5F033HH33 ,  5F033JJ11 ,  5F033JJ23 ,  5F033JJ33 ,  5F033PP15 ,  5F033PP19 ,  5F033PP20 ,  5F033PP27 ,  5F033QQ07 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ16 ,  5F033QQ19 ,  5F033QQ28 ,  5F033QQ37 ,  5F033RR04 ,  5F033RR06 ,  5F033RR22 ,  5F033SS01 ,  5F033SS04 ,  5F033SS11 ,  5F033TT06 ,  5F033TT07 ,  5F033VV07 ,  5F033XX33 ,  5F033XX34