特許
J-GLOBAL ID：200903037357651162
ビットエラーレイト検出回路
発明者：
出願人/特許権者：
代理人 (1件)：
山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平4-021588
公開番号（公開出願番号）：特開平5-189329
出願日： 1992年01月13日
公開日（公表日）： 1993年07月30日
要約：
【要約】【目的】 シリアルデータのビットエラーを検出する回路において、ビットずれにより過ったエラーを検出することを防ぐ。【構成】 被測定データを保持するシフトレジスタ1の第1ビットと期待値を保持するシフトレジスタ2の第1ビットとをエクスクルーシブオア5で比較して不一致の場合には、シフトレジスタ1の第2ビットから第n-1ビットの内容とシフトレジスタ2の第3ビットから第nビットの内容とをコンパレータ3で比較して一致すならビット欠落によるずれとしてシフトレジスタ2を1つ余分にシフトさせ、またシフトレジスタ1の第3ビットから第nビットの内容とシフトレジスタ2の第2ビットから第n-1ビットの内容とをコンパレータ4で比較して一致すなら余ビットの発生としてシフトレジスタ2のシフトを1回停止させる。これによりビットずれの場合も正しくビットエラーを検出させる。
請求項（抜粋）：
被測定データをシリアルデータ入力とするnビット長のパラレル出力を有する第一のシフトレジスタと、期待値をプリセット可能でリング状にシフト可能な前記第一のシフトレジスタと同一ビット長のパラレル出力を有する第二のシフトレジスタと、前記第一のシフトレジスタの第2ビットから第n-1ビットまでのn-2ケの出力と前記第二のシフトレジスタの第3ビットから第nビットまでのn-2ケの出力とを比較する第一のコンパレータと、前記第一のシフトレジスタの第3ビットから第nビットまでのn-2ケの出力と前記第二のシフトレジスタの第2ビットから第n-1ビットまでのn-2ケの出力とを比較する第二のコンパレータと、前記第一のシフトレジスタの第1ビットと前記第二のシフトレジスタの第1ビットとを比較する排他的論理和ゲートと、前記排他的論理和ゲートが不一致を示しかつ前記第一のコンパレータが一致を示すならば前記第二のシフトレジスタを1つ余分にシフトせしめ、前記排他的論理和ゲートが不一致を示しかつ前記第二のコンパレータが一致を示すならば前記第二のシフトレジスタへの被測定データの入力を1回スキップさせるアンドオアゲートとを備えることを特徴とするビットエラーレイト検出回路。
IPC (3件)：
G06F 12/16 330
, G06F 3/06 305
, G06F 11/16 310
