特許

J-GLOBAL ID：200903037372076654

半導体装置の製造方法

発明者： 大野 圭一
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平8-194984
公開番号（公開出願番号）：特開平10-041505
出願日： 1996年07月24日
公開日（公表日）： 1998年02月13日
要約：

【要約】【課題】 サイドウォール酸化膜の形状保存性の良い自己整合型コンタクトホールを形成して、絶縁耐圧低下の無いポリシリコンによる埋め込みプラグを形成する半導体装置の製造方法を提供する。【解決手段】 サイドウォール酸化膜16形成後、第1のSiO2 膜31を堆積し、第1のポリシリコン膜32と第2のSiO2 膜33を堆積する。その後パターニングして自己整合型コンタクトホール35を形成し、不純物をドープした第2のポリシリコン膜堆積とエッチバックにてポリシリコンプラグ36を形成する。その後ポリシリコンプラグ36上の埋め込みSiO2 膜厚形成、第1のポリシリコン膜32のエッチング、層間絶縁膜の堆積、ポリシリコンプラグ36上の層間絶縁膜の除去等を行う。【効果】 半導体装置の製造歩留向上および信頼性向上が可能である。

請求項（抜粋）：

自己整合型コンタクトホールを持つMOSトランジスタを含む半導体装置の製造方法において、前記MOSトランジスタのゲート電極部側壁にサイドウォール酸化膜を形成する工程と、CVD法により第1の絶縁膜を堆積する工程と、前記第1の絶縁膜上に第1のポリシリコン膜を堆積する工程と、前記第1のポリシリコン膜上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜、前記第1のポリシリコン膜および前記第1の絶縁膜をパターニングして自己整合型コンタクトホールを形成する工程と、CVD法により不純物をドープした第2のポリシリコン膜を堆積し、前記自己整合コンタクトホール部の前記第2のポリシリコン膜表面位置が前記第2の絶縁膜表面位置より所定距離Lだけ下方になるまでエッチバックして、前記自己整合型コンタクトホールに第2のポリシリコン膜による埋め込みプラグを形成する工程と、CVD法により第3の絶縁膜を堆積し、前記第1のポリシリコン膜上の第2の絶縁膜が除去されるまでエッチバックし、前記第2のポリシリコン膜による前記埋め込みプラグ上に埋め込み絶縁膜を形成する工程と、前記埋め込みプラグ上の前記埋め込み絶縁膜をマスクとして、前記第1のポリシリコン膜をエッチングする工程と、CVD法により層間絶縁膜を堆積し、前記埋め込みプラグ上の前記層間絶縁膜を除去する工程とを有することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 29/78 ,  H01L 21/28 ,  H01L 21/3065 ,  H01L 21/768 ,  H01L 21/336

FI (5件)：

H01L 29/78 301 G ,  H01L 21/28 L ,  H01L 21/302 J ,  H01L 21/90 D ,  H01L 29/78 301 P