特許

J-GLOBAL ID：200903037373466740

試験容易化回路

発明者： 金子 良明
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-041679
公開番号（公開出願番号）：特開平5-243361
出願日： 1992年02月27日
公開日（公表日）： 1993年09月21日
要約：

【要約】 (修正有)【目的】回路構成を複雑化することなく、かつ内部領域を圧迫することなく、同時スイッチングの影響を排除でき、入力評価試験の精度を向上することを目的とする。【構成】LSIチップのI/O領域12に設けられた多数の入力バッファゲート10,11のそれぞれの出力を、該I/O領域12内でワイヤードOR接続すると共に、該ワイヤードORの出力O18をチップ外に取り出すようにしたことを特徴とする。

請求項（抜粋）：

LSIチップのI/O領域に設けられた多数の入力バッファゲートのそれぞれの出力を、該I/O領域内でワイヤードOR接続すると共に、該ワイヤードORの出力をチップ外に取り出すようにしたことを特徴とする試験容易化回路。

IPC (4件)：

H01L 21/66 ,  G01R 31/28 ,  H01L 27/04 ,  H03K 19/003