特許
J-GLOBAL ID：200903037415527647
集積回路の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
舘野 千惠子
公報種別：公開公報
出願番号（国際出願番号）：特願平6-206132
公開番号（公開出願番号）：特開平8-056024
出願日： 1994年08月09日
公開日（公表日）： 1996年02月27日
要約：
【要約】【目的】 バイアススパッタ平坦化法で重要な問題である絶縁体膜厚の下地電極幅依存性を解消し、いかなる幅の突起部分であってもバイアススパッタで実用的に平坦化することを可能にし、集積回路の多層配線化および素子の微細化を推進し、信頼性に優れた超高集積回路の製造方法を提供する。【構成】 基板11上に下部電極12、障壁層13および上部電極14から構成されるジョセフソン接合が形成されている場合、下部電極12、障壁層13、上部電極14を合わせたジョセフソン接合の高さ以上の絶縁膜15を成膜し、その後、下部電極12よりもひとまわり小さい開口部17を持つフォトレジストパターン16を形成する。続いて、このフォトレジストパターン16をマスクとして、絶縁膜15を下部電極12の厚さと同じだけエッチングし、フォトレジスト16を除去した後に、バイアススパッタを行い、層間絶縁膜15をエッチングして生じた段差および上部電極14により生じた段差を平坦化する。
請求項（抜粋）：
基板上に電極および配線を形成する工程と、前記電極および配線により生じる段差と少なくとも同じ厚みの絶縁膜を成膜する工程と、前記電極および配線よりもひとまわり小さい開口部を持つフォトレジストパターンを形成し、前記絶縁膜を前記電極の厚みと同じ厚みだけエッチングする工程と、前記絶縁膜をエッチングした後の表面段差をバイアススパッタ法により平坦化する工程とを含むことを特徴とする集積回路の製造方法。
IPC (2件)：
H01L 39/24 ZAA
, H01L 39/22 ZAA
