特許
J-GLOBAL ID：200903037419762462
メモリアクセス制御装置
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 幸男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-034302
公開番号（公開出願番号）：特開平6-230963
出願日： 1993年01月29日
公開日（公表日）： 1994年08月19日
要約：
【要約】【目的】 命令を実行中にそのメモリアドレスを比較し、競合関係を調整しながらプログラム処理の高速化を図る。【構成】 プログラムから複数の命令を読み出し、一旦命令バッファ部7に保持する。この段階でアドレス計算部8により各命令のアドレス計算が実行され、命令と命令のメモリアドレスとが対応付けられてメモリアクセスバッファ部12に格納される。アドレス比較部14は、メモリアクセスバッファ部12に格納された各命令のメモリアドレスを比較し、競合関係を判断する。メモリアドレスが競合した場合、メモリアクセスバッファ部12に表示された命令の順序関係に従い、最初に読み出された命令から実行する制御が行われる。
請求項（抜粋）：
プログラムから読み出された複数の命令を実行前に読み出して保持する命令バッファ部と、前記命令バッファ部内のメモリアクセス命令のアクセス対象となるメモリアドレスを計算するアドレス計算部と、前記命令バッファ部中の各メモリアクセス命令の実行順と各命令のメモリアドレス及びデータを表示するメモリアクセスバッファ部と、前記各命令のメモリアドレスを比較するアドレス比較部と、メモリアドレスの一致した競合命令があったとき、前記メモリアクセスバッファ部を参照して、先に読み出された命令の実行を優先させるメモリアクセス制御部とを備えたことを特徴とするメモリアクセス制御装置。
IPC (3件)：
G06F 9/38 310
, G06F 9/38 350
, G06F 12/00 561
