特許
J-GLOBAL ID：200903037425806234
不揮発性半導体装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願平5-204354
公開番号（公開出願番号）：特開平6-163926
出願日： 1993年08月18日
公開日（公表日）： 1994年06月10日
要約：
【要約】【目的】 メモリセルの動作の際に高電圧がチップに印加されるEEPROM装置およびその製造方法を提供する。【構成】 P形半導体基板10上に、第1Nウェル11がセルアレー領域の基板の表面部分に形成され、第2Nウェル12が周辺回路領域の基板の第3表面部分に形成される。EEPROMメモリセルが第1Pウェル13の上に形成され、第1NMOSトランジスタが第2Pウェル14上に形成される。また、第2NMOSトランジスタは周辺回路領域内のP形半導体基板10の第2表面部分に形成され、PMOSトランジスタは第2Nウェル12上に形成される。前記第1Pウェル13および第2Pウェル14の不純物の濃度は形成されるMOSトランジスタの特性により制御される。それに、高電圧に対し内圧を有する第2NMOSトランジスタがP形基板上に直接形成される。【効果】 これにより、EEPROM装置の電気的特性が向上される。
請求項（抜粋）：
セルアレー領域および周辺回路領域に分けられた第1導電形の半導体基板と、前記セルアレー領域の半導体基板の表面部分に形成された第1導電形の第1不純物ドーピング領域と、前記セルアレー領域の半導体基板の表面部分に形成され前記第1不純物ドーピング領域を包む第2導電形の第2不純物ドーピング領域と、前記第1不純物ドーピング領域の表面部に形成された第4ソース領域および第4ドレイン領域と前記第1不純物ドーピング領域上に形成された浮遊電極と前記浮遊電極上に形成された制御電極とから構成されたメモリセルと、を備えたことを特徴とする半導体メモリ装置。
IPC (3件)：
H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
