特許
J-GLOBAL ID：200903037426339648
DLL回路及びそれを備えた半導体装置
発明者：
出願人/特許権者：
代理人 (2件)：
首藤 宏平
, 平野 泰弘
公報種別：公開公報
出願番号（国際出願番号）：特願2006-064935
公開番号（公開出願番号）：特開2007-243735
出願日： 2006年03月09日
公開日（公表日）： 2007年09月20日
要約：
【課題】基準クロック信号に同期する信号を発生する際、ジッタの影響によるデータの誤ラッチを防止し得るDLL回路を提供する。【解決手段】本発明のDLL回路は、制御信号C1、C2に応じて基準クロック信号CLKを遅延させた信号D1、D2を出力する遅延回路12と、信号D1、D2の位相差を補間する補間回路13と、内部クロック信号CLK0をタイミング基準とするDQ/DQS信号を出力する出力回路14、15と、内部クロック信号CLK0を入力してDQ/DQS信号と同位相の帰還クロック信号RCLKを出力するダミー出力回路16と、基準クロック信号CLKと帰還クロック信号RCLKの位相を比較する位相比較回路17と、位相が一致する方向に制御信号C1、C2を増減制御する第1、第2遅延制御回路18、19を備え、信号D2は信号D1と比べ基準クロック信号CLKの1サイクル分だけ遅延時間が大きくなるよう制御される。【選択図】図1
請求項（抜粋）：
外部から基準クロック信号を入力し、第1の制御信号に応じて選択された遅延時間だけ前記基準クロック信号を遅延させて第1の遅延クロック信号として出力するとともに、第2の制御信号に応じて選択された遅延時間だけ前記基準クロック信号を遅延させて第2の遅延クロック信号として出力する遅延回路と、
前記第1の遅延クロック信号と前記第2の遅延クロック信号の位相差を補間し、内部クロック信号として出力する補間回路と、
前記内部クロック信号をタイミング基準とする所定の信号を生成して外部に出力する出力回路と、
前記出力回路と等しい伝送特性を有し、前記内部クロック信号を入力して前記所定の信号と同位相の帰還クロック信号を出力するダミー出力回路と、
前記基準クロック信号の位相と前記帰還クロック信号の位相を比較する位相比較回路と、
前記位相比較回路において位相が一致する方向に前記第1の制御信号を増減制御する第1遅延制御回路と、
前記位相比較回路において位相が一致する方向に前記第2の制御信号を増減制御する第2遅延制御回路と、
を備え、前記第2の遅延クロック信号は、前記第1の遅延クロック信号と比べて前記基準クロック信号の1サイクル分だけ遅延時間が大きくなるように制御されることを特徴とするDLL回路。
IPC (2件)：
FI (2件)：
Fターム (17件)：
5J001AA05
, 5J001AA11
, 5J001BB00
, 5J001BB10
, 5J001BB12
, 5J001BB25
, 5J001CC03
, 5J001DD06
, 5J106AA04
, 5J106CC21
, 5J106CC58
, 5J106CC59
, 5J106DD09
, 5J106DD26
, 5J106DD33
, 5J106HH02
, 5J106KK30
出願人引用 (1件)
審査官引用 (8件)
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