特許

J-GLOBAL ID：200903037427300443

2段リセス型FETの製造方法

発明者： 吉田 直人
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-081917
公開番号（公開出願番号）：特開平5-283438
出願日： 1992年04月03日
公開日（公表日）： 1993年10月29日
要約：

【要約】【目的】 2段リセスをそれぞれ独立に、かつ制御性よく形成し、FETの歩留りを向上させた2段リセス型FETの製造方法を得る。【構成】 半絶縁性GaAs基板1上のn-GaAs能動層2上にダミーゲート3を形成し、その両脇に1回目のエッチングにより第1のリセス溝6を形成した後、ダミーゲート3以外の領域をレジスト5で覆い、前記ダミーゲート3を除去した後に、2回目のエッチングにより第2のリセス溝7を形成することを特徴としている。

請求項（抜粋）：

半導体能動層上に2段リセス構造を有するFETの製造方法において、前記半導体能動層上のゲート形成位置にダミーゲートを形成し、このダミーゲートの両脇に前記半導体能動層をエッチングして第1のリセス溝を形成する工程と、前記ダミーゲート以外の領域をレジストで覆った後、前記ダミーゲートを除去し、その後に前記除去部分の前記半導体能動層を前記第1のリセス溝より深くエッチングして第2のリセス溝を形成する工程を含むことを特徴とする2段リセス型FETの製造方法。

IPC (2件)：

H01L 21/338 ,  H01L 29/812

FI (2件)：

H01L 29/80 F ,  H01L 29/80 B