特許

J-GLOBAL ID：200903037430441333

フラッシュメモリ素子の製造方法

発明者： 金 東 珍 ,  李 承 徹
出願人/特許権者： 株式会社ハイニックスセミコンダクター
代理人 (1件)： 特許業務法人共生国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2001-401583
公開番号（公開出願番号）：特開2003-031708
出願日： 2001年12月28日
公開日（公表日）： 2003年01月31日
要約：

【要約】【課題】 金属コンタクトエッチング時に酸化工程を実施することによって、優れた特性を有するトンネル酸化膜を備えるフラッシュメモリ素子の製造方法を提供する。【解決手段】 シリコン基板31上に、トンネル酸化膜33a、フローティングゲート35、ONO膜37、コントロールゲート39及びハードマスク43を順に形成する段階と、ハードマスク、コントロールゲート、ONO膜及びフローティングゲートを順にパターニングする段階と、全体構造の上面に絶縁膜53、55、57を形成する段階と、絶縁膜内に、パターニングされた構造の両側面下部のシリコン基板の一部を露出させるコンタクトホール59を形成する段階と、コンタクトホールが形成された全体構造に酸化工程を実施する段階とを含んで成る。

請求項（抜粋）：

シリコン基板上に、トンネル酸化膜、フローティングゲート、ONO(Oxide-Nitride-Oxide)膜、コントロールゲート及びハードマスクを順に形成する段階と、前記ハードマスク、コントロールゲート、ONO膜及びフローティングゲートを順にパターニングする段階と、全体構造の上面に絶縁膜を形成する段階と、前記絶縁膜内に、前記パターニングされた構造の両側面下部のシリコン基板の一部を露出させるコンタクトホールを形成する段階と、前記コンタクトホールが形成された全体構造に酸化工程を実施する段階とを含んで成ることを特徴とするフラッシュメモリ素子の製造方法。

IPC (5件)：

H01L 21/8247 ,  H01L 27/10 481 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 481 ,  H01L 29/78 371 ,  H01L 27/10 434

Fターム (45件)：

5F083EP02 ,  5F083EP23 ,  5F083EP55 ,  5F083EP56 ,  5F083EP63 ,  5F083EP68 ,  5F083ER22 ,  5F083GA21 ,  5F083GA25 ,  5F083GA28 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083JA53 ,  5F083JA56 ,  5F083PR05 ,  5F083PR06 ,  5F083PR07 ,  5F083PR09 ,  5F083PR12 ,  5F083PR14 ,  5F083PR34 ,  5F083PR43 ,  5F083PR53 ,  5F083ZA05 ,  5F083ZA06 ,  5F101BA29 ,  5F101BA36 ,  5F101BB02 ,  5F101BB05 ,  5F101BB08 ,  5F101BD10 ,  5F101BD24 ,  5F101BD27 ,  5F101BE07 ,  5F101BF03 ,  5F101BF10 ,  5F101BH02 ,  5F101BH03 ,  5F101BH04 ,  5F101BH05 ,  5F101BH09 ,  5F101BH16 ,  5F101BH21