特許

J-GLOBAL ID：200903037489165780

半導体の製造法

発明者： ニイストロム、ヤン、クリスチアン ,  ヨハンソン、テッド
出願人/特許権者： テレフオンアクチーボラゲツト エル エム エリクソン(パブル)
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-580245
公開番号（公開出願番号）：特表2002-529914
出願日： 1999年10月27日
公開日（公表日）： 2002年09月10日
要約：

【要約】本発明は、1つの型の多数の能動デバイスNMOS1、NMOS2、NPN1およびNPN2を有する1つの半導体回路の半導体の製造法に関する。この方法は、半導体基板1の上に第1領域4、16を配置する段階と、前記第1領域4、16の中に特性の異なる組を有する前記型の2つの能動デバイスを作成する段階とを有する。前記能動デバイスを作成する段階は、前記第1領域4、16の中に第1部分領域6′、10′および第2部分領域6′′、10′′を作成する段階を有する。前記段階はさらに、不純物添加パラメータの異なる組を有する第1添加不純物P1、P3および第2添加不純物P2、P4を前記第1領域のそれぞれ第1面積領域および第2面積領域の中に導入する段階と、前記第1部分領域6′、10′および前記第2部分領域6′′、10′′を生成するために前記基板1にアニールを行う段階とを有する。前記添加不純物は同じ型のP型である。このことにより、単一の集積回路の上に異なる添加不純物分布を有する2つの部分領域を製造することができる。

請求項（抜粋）：

第1型(N型)の第1添加不純物を有する半導体基板1の上に第1領域16を配置する段階と、 前記第1領域16の中に少なくとも第1ベース領域6′および第2ベース領域6′′を作成する段階と、 前記ベース領域6′、6′′のおのおのの中に前記第1型(N型)の第2添加不純物を導入することによりエミッタ領域7を作成する段階と、 前記第1領域16の中に前記第1型(N型)の第3添加不純物を導入することによりコレクタ領域8を作成する段階と、を有する、半導体基板1の上に作成される特定の種類の多数個のバイポーラ・トランジスタ(NPN1、NPN2)を備えた少なくとも1つの半導体回路を製造する半導体の製造法であって、前記ベース領域6′、6′′を作成する前記段階が 前記第1型(N型)とは反対の第2型(P型)を有しおよび不純物添加パラメータの異なる組を有する少なくとも第4添加不純物P1および第5添加不純物P2をそれぞれ前記第1領域16の少なくとも第1面積領域および第2面積領域の中に導入する段階と、 前記エミッタ7を作成する前記段階の前にそれぞれ少なくとも前記第1ベース領域6′および前記第2ベース領域6′′を生成するために前記基板にアニールを行う段階とを有し、それにより、単一のアニール段階の期間中に少なくとも2つのベース領域が異なる添加不純物分布を有して生成され、および前記半導体回路の中に異なる特性を有する少なくとも2つのバイポーラ・トランジスタが生成されることを特徴とする半導体の製造法。

IPC (7件)：

H01L 21/8249 ,  H01L 21/265 ,  H01L 21/266 ,  H01L 21/331 ,  H01L 21/8222 ,  H01L 27/06 ,  H01L 29/732

FI (5件)：

H01L 27/06 321 B ,  H01L 21/265 F ,  H01L 29/72 P ,  H01L 29/72 M ,  H01L 29/72 101 U

Fターム (28件)：

5F003BB01 ,  5F003BC08 ,  5F003BJ05 ,  5F003BJ15 ,  5F003BP24 ,  5F003BP25 ,  5F048AA10 ,  5F048AC05 ,  5F048AC07 ,  5F048BA07 ,  5F048BA12 ,  5F048BE03 ,  5F048BE04 ,  5F048BH01 ,  5F048CA01 ,  5F048CA03 ,  5F048CA07 ,  5F048CA12 ,  5F048CA16 ,  5F082AA11 ,  5F082BA02 ,  5F082BA04 ,  5F082BA11 ,  5F082BC03 ,  5F082BC09 ,  5F082EA01 ,  5F082EA45 ,  5F082GA03